含1个数统计.docVIP

2013-2014学年第2学期 数字系统设计实践 (课号:103D47A) 目 录 一、实验任务与要求 3 1.1 采用控制器（状态机实现）—受控器模型；（要求状态机大于等于三个状态） 3 1.2 串行数据位数：31位，利用按键输入； 3 1.3 系统时钟、启动信号等由按键手动输入； 3 1.4 “1”的个数由数码管显示(十六进制)； 3 1.5 设计时需要给出仿真结果； 3 二、实验设计 3 2.1 电路模型： 3 2.2 含1统计电路的算法： 4 三、电路及其程序设计 5 3.1 控制器（有限状态机）的VHDL程序： 5 3.2 状态图： 6 3.3 最顶层电路图： 6 3.4 管脚分配： 6 四、实验结果 7 4.1 仿真图 7 4.2 实验代码及结果分析： 7 一、实验任务与要求 1.1 采用控制器（状态机实现）—受控器模型；（要求状态机大于等于三个状态） 1.2 串行数据位数：31位，利用按键输入； 1.3 系统时钟、启动信号等由按键手动输入； 1.4 “1”的个数由数码管显示(十六进制)； 1.5 设计时需要给出仿真结果； 二、实验设计 2.1 电路模型： CLOCK Clk_en1 aclr aclr Clk_en2 CLOCK  2.2 含1统计电路的算法：  三、电路及其程序设计： 3.1 控制器（有限状态机）的VHDL程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity zhuangtai is port(cp,start,n,x:in std_logic; done:buffer std_logic; cr,en1,en2:out std_logic); end zhuangtai; architecture data of zhuangtai is type type_state is(s0,s1,s2); signal state:type_state; begin process(cp,start,done) begin if(cpevent and cp=1)then case state is when s0=if start=1 then state=s1; else state=s0;end if; when s1=state=s2; when s2=if done=1 then state=s0; else state=s2;end if; end case; end if; end process; process(state,x,n) begin case state is when s0=en1=0;en2=0;cr=0;done=1; when s1=en1=0;en2=0;cr=1;done=0; when s2=en1=1;en2= x ;cr=0;done= n ; end case; end process; end data; 3.2 状态图： 3.3 最顶层电路图： 其中kongzhi为控制器，couter0用于计数cp数（