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实验报告格式要求
学号: 姓名: 研究方向 完成的总时间 成绩: ?可编程串行接口芯片 ? ? ? ? ? ? 一.实验题目名称:可编程串行接口芯片
二.实验目的、任务和要求:
本实验要求设计SCI串行接口芯片，其功能包括串行及并行数据的接收和互相转换。
三.实验系统结构设计分析
1.模块划分思想和方法：
该芯片需根据功能分为串并转换电路和并串转换电路两部分。实现串并转换的关键器件就是移位寄存器，其功能可以使串行输入的数据先寄存到一个位矢量中，等到一组数据全部输入完毕后再一起处理，并行输出。而实现并串转换的关键器件是锁存器，它可以将并行输入的数据先锁存起来，再一位一位的转化成串行数据。计数器在这一芯片中也起到了重要作用，因为计数器可以产生时间脉冲的分频，用于配合时间脉冲控制各器件的工作。
2.各模块引脚定义和作用.
串并电路：
输入：rxd读入数据，clk系统时钟，reset计数器复位端，rd读入控制
四进制计数器：
C4四分频
十进制计数器：
Count_10计数分量，C10四十分频（c4的十分频）
移位寄存器：
Read读入数据，d0～d9并行输出（d0起始端，d1～d8数据端，d9校验位（本实验中不起作用））
锁存器：
K0～k7数据位
状态发生器：
RdST读入状态（0为读入，1为寄存器已满）
四.实验代码设计以及分析:
1.给出模块层次图;
2.按模块完成的代码及注释.
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SCI IS
PORT(cs,rxd,clk,SCIrd,reset,SCIwr,in7,in6,in5,in4,in3,in2,in1,in0: IN STD_LOGIC;
rdFULL,tdEMPTY,c4:buffer std_logic;
e7,e6,e5,e4,e3,e2,e1,e0,wxd:OUT STD_LOGIC
);
END SCI;
ARCHITECTURE WORK OF SCI IS
SIGNAL wr,rd,read,c10,d9,d8,d7,d6,d5,d4,d3,d2,d1,d0,k7,k6,k5,k4,k3,k2,k1,k0,mid: STD_ULOGIC;
SIGNAL wri : STD_LOGIC_vector(7 downto 0);
SIGNAL count_10 ,counter_8:std_logic_vector(3 downto 0);
BEGIN
PROCESS(cs)
BEGIN
rd=cs OR SCIrd;
wr=cs OR SCIwr;
END PROCESS;
//注释：片选输入，cs=1时，串入并出为“写”，并入串出为“读”；cs=0时，串入并出为“读”，并入串出为“写”；
PROCESS(rxd)
BEGIN
read=rxd;
END PROCESS;
PROCESS(clk)
VARIABLE count_4 : STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
IF(clkEVENT AND clk=1)THEN
IF(count_4=00)THEN
count_4 := 01;c4 = 1;
ELSIF(count_4=01)THEN
count_4 := 11;c4 = 1;
ELSIF(count_4=11)THEN
count_4 := 10;c4 = 0;
ELSIF(count_4=10)THEN
count_4 := 00;c4 = 0;
END IF;
END IF;
END PROCESS;
PROCESS(c4)
BEGIN
IF(c4EVENT AND c4=1)THEN
IF(rd=1)THEN
d0=read;
d1=d0;
d2=d1;
d3=d2;
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