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第五章时序逻辑电路.ppt
第五章 时序逻辑电路 5.1 概 述 5.2 触发器 5.3 时序逻辑电路的分析 5.4 常用时序逻辑电路 5.5 时序逻辑电路的设计 5.6 用PLD实现时序逻辑电路 CP 1K C1 FF2 1J C 1J 1K C1 FF0 1K C1 FF3 1J 1 Q1 Q0 1K C1 FF1 1J Q2 Q3 Q3 Q1nQ0n Q3nQ2n 00 01 11 10 00 01 11 10 Q3n+1 Q2n+1 Q1n+1 Q0n+1 ? ? ? ? 0 0 0 1 0 1 0 1 1 0 0 1 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 0 0 0 0 1 1 0 1 1 1 ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 状态方程 选择下降沿、JK 触发器 驱动方程 J0 = K0 = 1, J1= Q3nQ0n, K1= Q0 J2 = K2 = Q1nQ0n J3 = Q2nQ1nQ0n , K3 = Q0n 逻辑图 检查能否自启动 将无效状态1010 ? 1111 代入状态方程： 1010? 1011? 0100 1110? 1111? 1000 1100? 1011? 0100 能自启动 (二) 十进制同步减法计数器 0000 1001 /1 1000 /0 0111 /0 0110 /0 0101 /0 0100 /0 0011 0010 0001 /0 /0 /0 /0 (略) (三) 十进制同步可逆计数器 (略) (四) 集成十进制同步计数器 74160、74162 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74160(2) VCC CO Q0 Q1 Q2 Q3 CTT LD CR CP D0 D1 D2 D3 CTP 地 (引脚排列与74161相同) 异步清零功能： (74162 同步清零) 同步置数功能： 同步计数功能： 保持功能： 进位信号保持 进位输出低电平 1. 集成十进制同步加法计数器 2. 集成十进制同步可逆计数器 (1) 74190 (单时钟，引脚与74191相同) 异步并行置数功能： 同步可逆计数功能： 加法计数 减法计数 保持功能： 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74191 D1 Q1 Q0 CT U/D Q2 Q3 地 VCC D0 CP RC CO/BO LD D2 D3 (2) 74192 (双时钟，引脚与74193相同) 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 74193 D1 Q1 Q0 CPD CPU Q2 Q3 地 VCC D0 CR BO CO LD D2 D3 异步清零功能： 异步置数功能： 同步可逆计数功能： 加法计数 减法计数 保持功能 1 2 3 4 5 6 7 14 13 12 11 10 9 8 74290 S9A S9B Q2 Q1 地 VCC R0B R0A CP1 CP0Q0 Q3 二、十进制异步计数器 (三) 集成十进制异步计数器 异步清零功能 S9A S9B Q0 Q1 Q2 Q3 R0B R0A M1 =2 M1 = 5 CP0 CP1 1 1 0 0 0 0 异步置“9”功能 1 1 1 0 0 1 异步计数功能 M = 2 M = 5 M = 10 CP CP CP CP 1 2 3 4 5 6 7 14 13 12 11 10 9 8 74290 S9A S9B Q2 Q1
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