3分频器的设计.docVIP

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2017-04-06 发布于贵州
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3分频器的设计.doc

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3分频器的设计3分频器的设计

三分频器的设计时钟输入端（clkin）首先反向和不反向分别接到两个D触发器的时钟输入端，两个D触发器的输出接到一个二输入或非门的输入端，或非门的输出反馈到前面两个D触发器的D输入端，并且或非门的输出后面接一二分频器，得到占空比为50%的三分频波形。 ??? ???? 图1：图形设计 ??? VHDL程序： ??? library ieee; ??? use ieee.std_logic_1164.all; ??? use ieee.std_logic_unsigned.all; ??? use ieee.std_logic_arith.all; ??? entity fen3 is ??? port ??? (clkin? : in???? std_logic;??? --时钟输入? ???? qout1? : buffer std_logic;???? ???? qout2? : buffer std_logic;? ???? qout3? : buffer std_logic;? ???? clkout : out??? std_logic???? --占空比为1/2的三分频输出 ??? ); ??? end fen3; ? ??architecture behave of fen3 is ??? begin ??? qout3=qout1 nor qout2; ?? ??? process(clkin)? ??? begin??? ????? if clkinevent and clkin=1 then? --在上升沿触发 ?? ???? qout1=qout3;??? ????? end if;? ??? end process; ?? ??? process(clkin)? ??? begin??? ????? if clkinevent and clkin=0 then? --在下降沿触发? ???? ?? qout2=qout3;??? ????? end if;? ??? end process;?? ??? process(qout3)? ??? variable tem:std_logic;? ??? begin??? ??????if qout3event and qout3=1 then? --二分频?????? ???????? tem:=not tem;??? ??????end if;??? ????? clkout=tem;? ????end process; ??? end behave; ??? ??????? ???? 图3：仿真结果 ? ??? 方法二： ??? 设计两个占空比为1/3的三分频器，分别在时钟输入端的上升沿和下降沿触发，然后两个分频器的输出接一个或门，得到占空比为50%的三分频波形。 ??? ???? 图4：图形设计 ??? VHDL程序： ??? library ieee; ??? use ieee.std_logic_1164.all; ??? use ieee.std_logic_unsigned.all; ??? use ieee.std_logic_arith.all; ? ??entity fen3 is ??? port ??? (clkin? : in???? std_logic;??? --时钟输入? ???? qout1? : buffer std_logic;???? ???? qout2? : buffer std_logic;? ???? clkout : out??? std_logic???? --占空比为1/2的三分频输出 ??? ); ??? end fen3; ? ??architecture behave of fen3 is ??? begin ??? clkout=qout1 or qout2; ?? ??? process(clkin)?????????????????????? --占空比为1/3的三分频? ??? variable cnt:integer range 0 to 2;? ??? begin??? ????? if clkinevent and clkin=1 then? --在上升沿触发?????? ???????? if cnt=2 then????????? ??????????? cnt:=0;????????? ????????????qout1=1;?????? ???????? else?????????