第12章NIOSII常用外设使用讲述.ppt

12.6 EPCS控制器内核 EPCS控制器内核综述 EPCS控制器可用于： 在EPCS器件中存储程序代码。 存储非易失性数据。 管理FPGA配置数据。 12.6 EPCS控制器内核 EPCS控制器内核综述 EPCS控制器结构框图 Boot-Loader ROM EPCS控制器 配置存 储空间 通用存 储空间 EPCS配置器件 Avalon 总线 NiosII CPU 片内外设 Altera FPGA 存储FPGA配置数据 剩余空间可用于存储用户非易失性数据。 1KB的片内存储器 12.6 EPCS控制器内核 软件编程 Altera提供的HAL Flash设备驱动程序已经完全屏蔽了Flash的硬件访问细节，访问EPCS Flash的软件编程和访问CFI Flash的软件编程完全一样。 EPCS控制器提供了硬件的底层接口和HAL驱动程序。 12.6 EPCS控制器内核 软件编程 定义集成到HAL系统库所需的驱动程序的头文件和源文件。 Altera_avalon_epcs_flash_controller.h 通过直接控制EPCS设备来进行读写操作的头文件和源文件。 Altera_avalon_epcs_flash_controller.c epcs_commands.h epcs_commands.c 第12章 目录 12.1 并行输入/输出(PIO)内核 12.2 定时器内核 12.3 CFI(通用Flash)控制器内核 12.4 SDRAM控制器内核 12.5 UART内核 12.6 EPCS控制器内核 12.7 JTAG_UART内核 12.8 SPI内核 12.9 DMA内核 12.10 带Avalon接口的互斥内核 12.11 带Avalon接口的邮箱内核 12.12 System ID内核 12.7 JTAG_UART内核 JTAG_UART内核综述 JTAG UART内核通过Avalon从控制器接口连接到Avalon总线。JTAG UART内核包含2个32位寄存器（数据和控制），它们可通过Avalon从控制器端口进行存取。Avalon主控制器访问寄存器来控制内核并在JTAG连接上传输数据。JTAG UART内核提供高电平有效的中断输出，该输出在读FIFO几乎为满或写FIFO几乎为空时申请一个中断。 有读写FIFO也是JTAG UART内核与UART内核的不同点之一。FIFO可以改善JTAG连接的带宽。FIFO深度可由用户设置。 12.7 JTAG_UART内核 JTAG_UART内核综述 UART内核寄存器映射 12.7 JTAG_UART内核 JTAG_UART的寄存器描述 偏移量 寄存器名称 R/W 位描述 31 … 16 15 14 … 11 10 9 8 7 … 2 1 0 0 数据 RW RAVAIL RVALID 保留 DATA 1 控制 RW WSPACE 保留 AC WI RI 保留 W R UART内核寄存器映射 数据 控制 12.7 JTAG_UART内核 － JTAG- UART 配 置 选 项 卡 JATG_UART配置选项卡 Write FIFO： 写FIFO设置 Read FIFO： 读FIFO设置 12.1 并行输入/输出(PIO)内核 12.2 定时器内核 12.3 CFI(通用Flash)控制器内核 12.4 SDRAM控制器内核 12.5 UART内核 12.6 EPCS控制器内核 12.7 JTAG_UART内核 12.8 SPI内核 12.9 DMA内核 12.10 带Avalon接口的互斥内核 12.11 带Avalon接口的邮箱内核 12.12 System ID内核 第12章 目录 12.8 SPI内核 SPI内核综述 SPI内核框图 SPI发送逻辑 SPI接收逻辑 12.4 SDRAM控制器内核 SDRAM控制器内核概述 PPL(片内锁相环)：通常用于调整SDRAM控制器内核与SDRAM芯片之间的相位差。 Avalon三态桥：SDRAM控制器可与现有三态桥共用引脚，这用能减少I/O引脚使用，但将降低性能。 fMAX(最高时钟频率)：目标FPGA的系列和整个硬件设计都会影响硬件设计可实现的最高时钟频率。 12.4 SDRAM控制器内核 SDRAM 内 核 配 置 选 项 可直接选择预定义的SDRAM芯片型号，对话框将自动改变下面两个选项卡的值来匹配指定配置。 Memory Profile ： 用于指定SDRAM的结构。 12.4 SDRAM控制器内核 数据宽度 允许值：8、16、32、64 默认值：32 描述：该值确定dq总线(数据)和dqm总线(字节使能)的宽度。具体数值请查阅SDRAM数据手册。 1