NO21_陈宜琳范例.ppt

* High-Performance Poly-Si TFTs Fabricated by Implant-to-Silicide Technique IEEE ELECTRON DEVICE LETTERS, VOL. 26, NO. 3, MARCH 2005 陳宜琳 為了要整合週邊驅動電路在同一塊玻璃基板上，我們需要高 比值(TFT device more and more smaller)。ITS技術，其製程簡單，且在約600 ， 快速形成ultra short shallow SDE，此ultra short shallow SDE能降低短通道效應及降低寄生電阻。 What is ITS (Implant To Silicide)： S/D的摻雜是利用離子佈植的方式，形成ultra short shallow S/D extension (SDE)。而由此形成的TFT，稱之為FSD TFT (Fully silicided S/D TFT)。 Why we use ITS： FSD TFT by ITS： 優點： 因為極淺的S/D→較好的短通道特性，但阻值高 。 因為極短的S/D→有效減低寄生電阻 。 製程簡單，植入後的回火處理(利用RTA)時間 較短，且摻雜物的擴散速度快→產量高。 因為做S/D的佈植時，不會損害Poly-Si layer即表面defect較少→接面漏電流較小(Qot少)。 因為使用RTA回火→Thermal Budget較低。 FSD TFT 與 conventional Poly-Si TFT(CN TFT)比較 高 低 Thermal budget 低 高 產量 較差 較佳 短通道特性 600度、時間長 600度、時間短 回火溫度及時間 高溫爐 RTA annealing Implant Implant S/D製作方法 CN TFT FSD TFT Step 2：the a-Si layer was recrystallized by SPC at 600 for 24h in then etching. Substrate a-Si Step 1：dep. a-Si for 45 nm at 550 using LPCVD. Substrate Poly-Si FSD TFT process： Step 4：dep. a 100 nm CVD oxide layer and anisotropically etched to form a sidewall spacer abutting the poly-Si gate. Substrate Poly-Si Gate oxide Poly-Si gate Sidewall spacer (oxide) Step 3：a 45 nm CVD gate oxide and a-Si layer 100 nm were deposited then etching. Substrate Poly-Si Gate oxide Poly-Si gate Step 6：implant P ions at 30 KeV. P ions were diffused out of silicide to form an ultrashort SDE by a low-temperature RTA at 600 for 30s in . (P原子在Ni silicide中的溶解度很低，其擴散及堆積在silicide表面形成SDE ) Substrate Poly-Si Gate oxide Poly-Si gate Ni-silicide P ions Substrate Poly-Si Gate oxide Poly-Si gate Ni-silicide SDE Step 5：dep. a thin Ni layer 22 nm by RTA at 500 for 40s to form the FSD and wet etching (SPM→ 3:1). Substrate Poly-Si Gate oxide Poly-Si gate Ni-silicide Ni-silicide (Transfer characteristics) 線性區 = 0.1V 飽和區 = 5V (Device characteristics) 特性均變較佳 特性： (Out characteristics) (The width-normalized ON resistance) 上圖顯示，FSD比C