第3章习题答案讲述.doc

思考题： 题3.1.1 组合逻辑电路在结构上不存在输出到输入的 ，因此 状态不影响 状态。 答：反馈回路、输出、输入。 题3.1.2 组合逻辑电路分析是根据给定的逻辑电路图，而确定 。组合逻辑电路设计是根据给定组合电路的文字描述，设计最简单或者最合理的 。 答：逻辑功能、逻辑电路。 题3.2.1 一组合电路输入信号的变化顺序有以下三种情况，当 时，将可能出现竞争冒险。 （A）00→01→11→10 （B）00→01→10→11 （C）00→10→11→01 答：B 题3.2.2 清除竞争冒险的常用方法有（1）电路输出端加 ；（2）输入加 ；（3）增加 。 答：电容，选通脉冲，冗余项。 题3.2.3 门电路的延时时间是产生组合逻辑电路竞争与冒险的唯一原因。（ ） 答：× 题3.2.4 根据毛刺产生的方向，组合逻辑的冒险可分为 冒险和 冒险。 答：1型、0型。 题3.2.5 传统的判别方法可采用 和 法来判断组合电路是否存在冒险。 答：代数法、卡诺图。 题3.3.1答：答：答：题3..1串行加法器进位信号采用 传递，而并行加法器的进位信号采用 传递。 （A）超前，逐位 （B）逐位，超前 （C）逐位，逐位 （D）超前，超前 答：答：（优先级别最高），输出为、、（为高位）。当使能输入时，输出应为 。 答：答： 题3.4.6一个十六路数据选择器，其地址输入端有 个。 答：4 题3.4.7采用4位比较器7485对两个四位二进制数进行比较时，先比较 位。 （A）最低 （B）次高 （C）次低 （D）最高 答：D 题3.4.8使能端的作用是 和 。 答：克服竞争冒险、功能扩展。 题3.4.9在下列逻辑电路中，是组合逻辑电路的有___________。 （A）译码器 （B）编码器 （C）全加器 （D）具有反馈性能的寄存器 答：A、B、C 题3.4.10 4线-10线译码器中输出状态只有F2=0，其余输出端均为1，则它的的输入状态应取 。 （A）0011 （B）1000 （C）0010 （D）1001 答：C 题3.5.1 PLD不仅基于与、或两级形式，而且基于查找表结构。（ ） （2）FPGA存储单元是基于浮栅编程技术。（ ） （3）FLASH存储器掉电之后信息丢失。（ ） 答：F, F, F 题题题题PROM实现的逻辑函数采用 表达式来描述， PLA实现逻辑函数采用 表达式来描述。 答：最小项与或，最简与或式 题 PROM与阵列需要 ，PLA是根据需要产生 ，从而减小了阵列的规模。 （A）全译码，乘积项 （B）编程，最小项 （C）编程，最简与或式 （D）最简与或式，全译码 （E）全译码，最小项 答：A 题 解：组合逻辑电路的输出函数表达式可以直接写出，也可以先逐级写出各门电路的输出， 然后得到逻辑电路输出的函数表达式。 由逻辑图得电路输出函数的表达式： 2）根据表达式列出真值表见习题表3.1所示。 3）由习题表3.1可知，此电路只有输入A、B、C的取值不同时F=1，否则F=0。因此，题图3.1所示电路为三变量非一致电路。 习题3.2 请设计一个具有可控功能的3位二进制加1、减1转换电路，并画出电路图。K为控制信号，当K=0时加1，K=1时减1。 解：1) 设输入信号A、B、C为421码，输出为F3F2F1。K=0时，输入信号A、B、C加1，K=1时，输入信号A、B、C减1，列出真值表如习题表3.2所示。 根据真值表列卡诺图，写出输出函数F3F2F1的逻辑表达式。 画出电路图，略。 习题3.3 请设计一个5421BCD码中偶数个1检验 电路，并画出电路图。 解：1) 设输入信号A、B、C、D为5421BCD 码，输出为F。列出真值表如习题表3.3所示。 根据真值表列卡诺图，写出输出函数F的 逻辑表达式。 3）画出电路图如答题图3.3所示。 习题3.4 请设计一表决电路。共有4人参加某学 生集体的三好生投票，多数人投赞成票可以通过， 其中班主任投否决票不通过，即班主任具有一票 否决权。 解：1列出输出变量真值表如表3.所示。 3）画出电路图如答题图3.4所示。 习题3.5 试分析题图3.4电路中，当A、