第四章硬件描述语言VerilogHDL03详解.ppt

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*;*;*;*;*;*;*;*;*;*;*;*;*;例:用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判,一个主裁判和两个副裁判。只有当两个或两个以上裁判判明成功,并且其中有一个为主裁判时,表明举重成功。;;module Charge(A,B,C,Y); input A,B,C; output Y; wire Y1,Y2; assign Y1 = ~(A B); assign Y2 = ~(A C); assign Y = ~(Y1 Y2); endmodule;module Charge(A,B,C,Y); input A,B,C; output Y; reg Y; always @(A or B or C) begin case({A,B,C}) 3’b101, 3’b110 , 3’b111 :Y = 1’b1; default: Y = 1’b0; endcase end endmodule;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*;*

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