时序电路设计与优化.ppt

FPGA设计与应用 FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列。 它是作为专用集成电路ASIC（Application Specific Integrated Circuit）领域中的一种半定制电路而出现的：既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA能完成任何数字器件的功能。上至高性能CPU,下至简单的74系列电路，都可以用FPGA来实现。 FPGA设计与应用 FPGA设计与应用 基本组合逻辑运算(Verilog HDL描述) FPGA设计与应用 基本时序电路(Verilog HDL描述） FPGA设计与应用 建立电路存在延迟的概念 信号在FPGA器件内部通过连线和逻辑单元时存在有一定的延时。延时的时间长短和逻辑单元的数目有关，同时还受器件的制造工艺，工作电压，温度等因素的影响。信号的高低电平转换也需要一定的过渡时间。 FPGA设计与应用 组合逻辑电路设计与优化 FPGA设计与应用 组合逻辑电路设计与优化 负逻辑表示法 门电路 晶体管数目 MOS延迟 非门(NOT) 2 1 与门(AND) 6 3 与非门(NAND) 4 2 或门(OR) 6 3 或非门(NOR) 4 2 FPGA设计与应用 组合逻辑电路设计与优化 统筹方法与并行处理 统筹方法是指通过重组,打乱,优化等手段改变原本的固有办事格式,优化办事效率的一种办事方法。 FPGA设计与应用 组合逻辑电路设计与优化 统筹方法与并行处理 硬件电路具备天生的真正的多线程能力 组合逻辑电路设计与优化 FPGA设计与应用 时间与空间的权衡 串行进位加法器 并行进位加法器 组内串行，组间并行 组内并行，组间并行 几种加法器： 组合逻辑电路设计与优化 FPGA设计与应用 时间与空间的权衡 冗余预测低位进位的加法器： Mux 低位进位 时序逻辑电路设计与优化 FPGA设计与应用 触发器数据建立时间和保持时间 同步和异步时序电路 如何把组合逻辑电路改成时序电路 异步时钟模块的同步 对寄存器同时读写问题的解决方案 时序逻辑电路设计与优化 FPGA设计与应用 触发器数据建立时间和保持时间 数据建立时间(Tsu)是指时钟触发前数据从不稳定到稳定的时间。如果Tsu不满足要求那么数据不会稳定的打入触发器。 保持时间(Th)是指时钟沿触发后数据保持直至稳定打入触发器的时间。 时序电路设计与优化 FPGA设计与应用 同步和异步时序电路 同步时序电路：所有触发器的时钟端连在一起。所有触发器在同一个时钟脉冲 CP 控制下同步工作。 异步时序电路：时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发：触发器不在同一时钟作用下工作。 FPGA设计与应用 如何把组合逻辑电路改成时序电路 D Q CLRN CLK IN OUT IN OUT Reset 时序电路设计与优化： FPGA设计与应用 流水线的概念 结果暂存和处理传递的机制 没有增加空间上的处理部件 流水线是一种时间上并行的技术 CLK CLRN 处理单元1 处理单元2 时序电路设计与优化： FPGA设计与应用 异步时钟模块的同步 两个模块的驱动时钟频率不同 两个模块的驱动时钟频率相同，但是相位不同 时序电路设计与优化： FPGA设计与应用 异步时钟模块的同步 控制信号大于系统时钟的宽度 时序电路设计与优化： FPGA设计与应用 异步时钟模块的同步 控制信号小于系统时钟的宽度 时序电路设计与优化： FPGA设计与应用 异步时钟模块的同步 复合控制信号可能存在的问题 时序电路设计与优化： FPGA设计与应用 对寄存器同时读写问题的解决方案 以16位定时/计数器的状态寄存器为例： 系统复位时，状态寄存器清0 写入方式字时，状态寄存器清0 状态寄存器读取后清0 当定时/计数到时，状态寄存器置1 统一成IO读写 触发器清零 时序电路设计与优化： FPGA设计与应用 对寄存器同时读写问题的解决方案 问题分析： 无互斥关系的驱动信号可能同时发生 不能简单的清零和置1，要考虑当前的信号和状态 为什么不把“IO读写和系统清零”组合成一个清零信号？ 时序电路设计与优化： FPGA设计与应用 对寄存器同时读写问题的解决方案 SReg IO读写 定时到 SReg’ 输出值 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 1 1 时序电路设计与优化： FPGA设计与应用 对寄存器同时读写问题的解决方案 我们提出的解决方案是： 将该寄存器的当前状态列入考察范