QuartusII应用向导范本.ppt

第4章 Quartus II应用向导 ;QuartusⅡ软件的操作顺序：;§4.1 QuartusⅡ的HDL输入法;2、创建工程 执行File - New Project Wizard命令如图4－1， 建立工程，工程名可直接用文件的实体名，如图4－2中CNT10。;3. 新建VHDL文件 执行File - New…命令，弹出图4-3对话框选择VHDL File。;3. 编辑VHDL文件;在对工程进行编译处理前，要进行一些相应的设置。 1、选择FPGA目标芯片 选择Assignments - Device，选择ACEX1K系列EP1K30TC144-3为目标芯片，如图4－5。 目标芯片的选择也可在创建工程的时候选择确定。;;2、器件的其他设置 在图4-5中，单击Device and Pin Options如下图4-6， 在general-options中选择Auto-restart configuration after error, 在Configuration项选择Passive Parallel synchronous, 在Unused Pins项选择As Output Ground。其它可不选。;3、选择确认VHDL语言版本 在category - Analysis Synthesis Settings 一栏选择VHDL。;4、 全程编译 选择Processing - Start Compilation命令，启动全程编译。;三、 时序仿真 ;图4-10 波形编辑器窗口 ;2、设置仿真时间区域 选择Edit - End Time 设置仿真时间。;3、波形文件存盘 选择File - Save As命令，以默认名cnt10.vwf 存盘。;5、将工程CNT10的端口信号节点拖入波形编辑器中 ;6、 编辑输入波形(输入激励信号) 单击时钟信号CLK，使之变成蓝色条，再单击左列的时钟设置键。单击ENA，在左列的窗口选“1”，然后在ENA的某一区域拖出一块蓝色区域，单击左列的“0”。依次编辑CLR，出现如下窗口，然后存盘。 ;7、仿真器参数设置 选择Assignment - Settings ，在Category栏选择Simulation Settings 如图，在Select simulation options选择Timing。;9、观察仿真结果 ;10、 应用RTL电路图观察器 选择Tool - Netlist Viewers命令，选择RTL Viewer可看到生成的RTL级图形。;选择Tool - Netlist Viewers命令，选择Technology Map Viewer可看到FPGA底层的门级电路。;四、 引脚设置与硬件验证 ; 结构图上的信号名;2、 引脚锁定 选择Assignments - Assignment Editor 命令，在Category列表中选择pin。;2、 引脚锁定 双击TO栏的NEW，出现要锁定的管脚，双击Location 栏，确定对应的引脚号。管脚锁定后??要重新编译，选择Processing - Start Compilation命令，进行编译。;3、 文件下载 把编程电缆一头接到计算机的并口，一头接到试验箱的J2接口上。 选择Tool - Programmer 命令，弹出如图窗口，在Mode表框中选择JTAG，并选中（打钩）下载文件右侧的第一个小方框。在Hardware Setup表框中选择ByteBlasterMV或ByteBlaster LPT1,如果显示“No Hardware”，单击Add Hardware按钮，添加ByteBlasterMV或ByteBlaster LPT1。 单击Start按钮即进入对目标器件FPGA的配置下载。; 4、 硬件验证 在试验箱上，按下模式选择键选择模式显示为1，把时钟clock0短路帽接在1Hz上，按下键7，使之呈高电平（灯亮）。观察数码管8的输出和D8的输出。