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设计题目： 数 字 秒 表 院 系： 电气自动化与电子信息工程系 学生姓名： 学 号： 200902070031 专业班级： 09级电子信息工程专升本 2010 年 12 月 6日数字秒表的设计 1. 设计背景和设计方案 1.1设计背景 秒表是人们日常生活中常用的测时仪器，它能够简单的完成计时、清零等功能，从一年一度的校际运动会到NBA、世界杯、奥运会，都能看到秒表的身影。本设计主要利用VHDL语言在EDA平台上设计一块数字秒表，能够精确反应计时时间，并完成复位、计时功能。 1.2设计要求 秒表计时的最大范围为1小时，精度为0.01秒。秒表可得到计时时间的分秒0.1秒等量度。要求在按下复位开关时，秒表都要无条件的进行复位操作，在计时过程中也要无条件清零。设置秒表启动／停止按钮。按下开关，秒表即刻计时，并得到计时结果；放开该开关，计时停止。 2. 方案实施 2.1设计方案 为满足数字秒表的精度，首先要获得精确的计时基准信号，这里的系统精度要求为0.01秒，需设置周期为0.01秒的时钟脉冲。我们用十进制计数器实现以0.01秒、0.1秒、1秒和1分为单位的计数，用六进制计数器实现以10秒和10分为单位的计数。把各级计数器级联，即可同时显示百分秒，秒和分钟。 停止和启动功能可以通过计时使能信号完成。信号有效时正常计时，否则停止计时。数字秒表的系统框图如图1所示。 图1 数字秒表的系统框图 clk0是周期为0.01秒的时钟脉冲，clr0是复位清零信号，en是计时使能信号，dataout[23..0]是输入信号。以不同的时钟周期为单位的计数器锁对应的输入信号如表1所示 计数时钟周期对应输出信号Dataout[3..0]0.01秒Dataout[7..4]0.1秒Dataout[11..8]1秒Dataout[15..12]10秒Dataout[19..16]1分Dataout[23..20]10分表1 输入信号表 stopwatch 的VHDL程序： library ieee; use ieee.std_logic_1164.all; entity stopwatch is port(clk0,clr0,en:in std_logic; dataout:out std_logic_vector(23 downto 0)); end stopwatch; architecture rt1 of stopwatch is component cnt6 is port(clk,clr,ena:in std_logic; q:out std_logic_vector(3 downto 0); co:out std_logic); end component cnt6; component cnt10 is port(clk,clr,ena:in std_logic; q:out std_logic_vector(3 downto 0); co:out std_logic); end component cnt10; signal co1: std_logic; signal co2: std_logic; signal co3: std_logic; signal co4: std_logic; signal co5: std_logic; begin u1:cnt10 port map(clk0,clr0,en,dataout(3 downto 0),co1); u2:cnt10 port map(co1,clr0,en,dataout(7 downto 4),co2); u3:cnt10 port map(co2,clr0,en,dataout(11 downto 8),co3); u4:cnt6 port map(co3,clr0,en,dataout(15 downto 12),co4); u5:cnt10 port map(co4,clr0,en,dataout(19 downto 16),co5); u6:cnt6 port map(co5,clr0,en,dataout(23 downto 20)); end rt1; 2.2主要模块设计 十进制计数器和六进制计数器的模块示意图分别如图2,3所示。 图2 十进制计数器