第1章EDA设计.doc.doc

VHDL设计初步 第一节 2选1多路选择器的VHDL描述 【例1-1】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s=0 ELSE b ; END ARCHITECTURE one ; 【例1-2】 【例1-4】 ENTITY mux21a IS ENTITY mux21a IS PORT ( a, b : IN BIT; PORT ( a, b : IN BIT; s : IN BIT; s : IN BIT; y : OUT BIT ); y : OUT BIT ); END ENTITY mux21a;