北京中教仪装备技术有限公司基于VHDL语言的ISE设计流程.ppt

何宾 Tel email:hebin@mail.buct.edu.cn ; 设计输入的实现 --设计内容;ISE设计流程介绍--设计流程介绍;基于VHDL语言的ISE设计流程 --设计内容;基于VHDL语言的ISE设计流程 --创建一个新工程;;这里可以新建一个文件，也可以在工程属性建立完成后在工程内新建，我们选择 Next;这里可以添加工程文件，也可以在工程建立后添加，我们选择Next;给出了整个工程大致属性;完成后在Sources窗口中显示工程文件夹以及工程所用芯片。;;;给出了该文件的概要;基于VHDL语言的ISE设计流程 --添加实体端口;双击gate文件;;;基于VHDL语言的ISE设计流程--设计综合;基于VHDL语言的ISE设计流程--设计综合;基于VHDL语言的ISE设计流程--设计综合;基于VHDL语言的ISE设计流程--设计综合（查看综合报告）;基于VHDL语言的ISE设计流程--设计综合（查看RTL原理图符号）;基于VHDL语言的ISE设计流程--设计综合（查看RTL原理图符号）;基于VHDL语言的ISE设计流程--设计综合（查看技术原理图符号）;基于VHDL语言的ISE设计流程--设计综合（查看技术原理图符号）;基于VHDL语言的ISE设计流程--设计综合（查看技术原理图符号）;基于VHDL语言的ISE设计流程--设计综合（查看技术原理图符号）;基于VHDL语言的ISE设计流程--设计综合（查看技术原理图符号）;基于VHDL语言的ISE设计流程--仿真设计;;选择所要仿真的VHDL文件;给出该波形文件的相关属性;仿真波形的设置界面：这里显示的主要是时钟方面的设置。;增对该工程设置方式如图;;切换到行为仿真;;;基于VHDL语言的ISE设计流程--设计实现;基于VHDL语言的ISE设计流程--设计实现;;基于VHDL语言的ISE设计流程 --对管脚进行约束;基于VHDL语言的ISE设计流程 --对管脚进行约束;;基于VHDL语言的ISE设计流程--查看布局布线后的结果;基于VHDL语言的ISE设计流程--查看布局布线后的结果;基于VHDL语言的ISE设计流程--查看布局布线后的结果;基于VHDL语言的ISE设计流程--查看布局布线后的结果;;;点击Finish出现以下窗口; 弹出的窗口是为芯片配置bit文件，选择gate.bit，点击Open;采用默认设置，点击ok;;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的生成;基于VHDL语言的ISE设计流程 --Prom文件的烧写;基于VHDL语言的ISE设计流程 --Prom文件的烧写;基于IP核的ISE设计流程 --IP核概念介绍;基于IP核的ISE设计流程 --IP核概念介绍;基于IP核的ISE设计流程 --IP核概念介绍（软核）;基于IP核的ISE设计流程 --IP核概念介绍（固核）;基于IP核的ISE设计流程 --IP核概念介绍（硬核）;基于IP核的ISE设计流程 --IP核概念介绍;基于IP核的ISE设计流程 --设计内容;基于IP核的ISE设计流程--创建工程;基于IP核的ISE设计流程--创建工程;基于IP核的ISE设计流程--创建工程;基于IP核的ISE设计流程--创建工程;基于IP核的ISE设计流程--创建工程;基于IP核的ISE设计流程--添加乘法器IP核;基于IP核的ISE设计流程--添加乘法器IP核;基于IP核的ISE设计流程--添加乘法器IP核;基于IP核的ISE设计流程--添加乘法器IP核;基于IP核的ISE设计流程--添加乘法器IP核;基于IP核的ISE设计流程--添加乘法器IP核;基于IP核的ISE设计流程--添加乘法器IP核;基于IP核