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　　基于信号电路方案研究的论文 ［摘要］信号完整性(si)问题解决得越早，设计的效率就越高，从而可避免在电路板设计完成之后才增加端接器件。si设计规划的工具和资源不少，本文探索信号完整性的核心议题以及解决si问题的几种方法，在此忽略设计过程的技术细节。 　　［关键词］信号电路研究  　　一、设计方案提出  　　随着ic输出开关速度的提高，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。即使过去你没有遇到si问题，但是随着电路工作频率的提高，今后一定会遇到信号完整性问题。 　　信号完整性问题主要指信号的过冲和阻尼振荡现象，它们主要是ic驱动幅度和跳变时间的函数。也就是说，即使布线拓扑结构没有变化，只要芯片速度变得足够快，现有设计也将处于临界状态或者停止工作。我们用两个实例来说明信号完整性设计是不可避免的。 　　实例之一：在通信领域，前沿的电信公司正为语音和数据交换生产高速电路板(高于500mhz)，此时成本并不特别重要，因而可以尽量采用多层板。这样的电路板可以实现充分接地并容易构成电源回路，也可以根据需要采用大量离散的端接器件，但是设计必须正确，不能处于临界状态。 　　si和emc专家在布线之前要进行仿真和计算，然后，电路板设计就可以遵循一系列非常严格的设计规则，在有疑问的地方，可以增加端接器件，从而获得尽可能多的si安全裕量。电路板实际工作过程中，总会出现一些问题，为此，通过采用可控阻抗端接线，可以避免出现si问题。.简而言之，超标准设计可以解决si问题。 　　关于布线、拓扑结构和端接方式，工程师通常可以从cpu制造商那里获得大量建议，然而，这些设计指南还有必要与制造过程结合起来。在很大程度上，电路板设计师的工作比电信设计师的工作要困难，因为增加阻抗控制和端接器件的空间很小。此时要充分研究并解决那些不完整的信号，同时确保产品的设计期限。 　　 　　二、设计准则  　　1.电路板的层叠 　　某些项目组对pcb层数的确定有很大的自主权，而另外一些项目组却没有这种自主权，因此，了解你所处的???置很重要。与制造和成本分析工程师交流可以确定电路板的层叠误差，这时还是发现电路板制造公差的良机。比如，如果你指定某一层是50ω阻抗控制，制造商怎样测量并确保这个数值呢？ 　　其他的重要问题包括：预期的制造公差是多少？在电路板上预期的绝缘常数是多少？线宽和间距的允许误差是多少？接地层和信号层的厚度和间距的允许误差是多少？所有这些信息可以在预布线阶段使用。 　　根据上述数据，你就可以选择层叠了。注意，几乎每一个插入其他电路板或者背板的pcb都有厚度要求，而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求，这将会极大地约束最终层叠的数目。你可能很想与制造商紧密合作来定义层叠的数目。应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供的制造允许误差和邻近布线的影响。 　　在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层(例如带状线)，但是实际上，工程师必须经常使用外层进行所有或者部分高速节点的布线。要使si最佳并保持电路板去耦，就应该尽可能将接地层/电源层成对布放。如果只能有一对接地层/电源层，你就只有将就了。如果根本就没有电源层，根据定??你可能会遇到si问题。你还可能遇到这样的情况，即在未定义信号的返回通路之前很难仿真或者仿真电路板的性能。 　　2.串扰和阻抗控制 　　来自邻近信号线的耦合将导致串扰并改变信号线的阻抗。相邻平行信号线的耦合分析可能决定信号线之间或者各类信号线之间的“安全”或预期间距(或者平行布线长度)。比如，欲将时钟到数据信号节点的串扰限制在100mv以内，却要信号走线保持平行，你就可以通过计算或仿真，找到在任何给定布线层上信号之间的最小允许间距。同时，如果设计中包含阻抗重要的节点(或者是时钟或者专用高速内存架构)，你就必须将布线放置在一层(或若干层)上以得到想要的阻抗。 　　3.重要的高速节点 　　延迟和时滞是时钟布线必须考虑的关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳si质量。要预先确定这些节点，同时将调节元器件放置和布线所需要的时间加以计划，以便调整信号完整性设计的指针。 　　4.预布线阶段 　　预布线si规划的基本过程是首先定义输入参数范围(驱动幅度、阻抗、跟踪速度)和可能的拓扑范围(最小/最大长度、短线长度等)，然后运行每一个可能的仿真组合，分析时序和si仿真结果，最后找到可以接受的数值范围。 　　接着，将工作范围解释为pcb布线的布线约束条件。可以采用不同软件工具执行这种类型的“清扫”准备工作，布线程序能够自动处理这类布线约束条件。对多数用户而言，时序信息实际上比