电子设计自动化第3讲.pptVIP

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
电子设计自动化第3讲

上节回顾;上节回顾-信号(Signals);3.变量(Variable);信号与变量赋值(差异);信号与变量赋值(差异);数据类型;*;*;*;*;*;*;*;*;【例9-21】 SIGNAL a ,b,c : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d,e,f,g : STD_LOGIC_VECTOR (1 DOWNTO 0) ; SIGNAL h,I,j,k : STD_LOGIC ; SIGNAL l,m,n,o,p : BOOLEAN ; ... a=b AND c; --b、c 相与后向a赋值,a、b、c的数据类型同属4位长的位矢量 d=e OR f OR g ; -- 两个操作符OR相同,不需括号 h=(i NAND j)NAND k ; -- NAND不属上述三种算符中的一种,必须加括号 l=(m XOR n)AND(o XOR p); -- 操作符不同,必须加括号 h=i AND j AND k ; -- 两个操作符都是AND,不必加括号 h=i AND j OR k ; -- 两个操作符不同,未加括号,表达错误 a=b AND e ; -- 操作数b 与e的位矢长度不一致,表达错误 h=I OR L ; -- I 的数据类型是位STD_LOGIC,而L的数据类型是 ... -- 布尔量BOOLEAN,因而不能相互作用,表达错误。;*;*;*;*;*;*;*;*;*;1 顺序赋值语句; IF 条件 THEN 语句 ; ELSIF 条件 THEN 语句 ; ELSIF 条件 THEN 语句 ; …… ELSE 语句 ; END IF;;*;*;*;*;*;*;*;*;*;*;*;*;IF语句;; PORT(… z1 , z2 , z3 , z4 : out std_logic); … SIGNAL value : INTEGER RANGE 0 TO 15; CASE value IS WHEN 0 = z1 = ‘1’ ; - - value=0时 WHEN 1 | 3 = z2 = ‘0’ ; - - value=1或3时 WHEN 4 TO 7 | 2 = z3 = ‘1’ ; - - value=4、5、6、7或2时 WHEN OTHERS = z4 = ‘1’ ; - - value=8~15时 END CASE; SIGNAL value : INTEGER RANGE 0 TO 15; SIGNAL out1 : STD_LOGIC ; ... CASE value IS -- 缺少以WHEN引导的条件句 END CASE; ... CASE value IS WHEN 0 = out1= 1 ; -- value2~15的值未包括进去 WHEN 1 = out1= 0 ; END CASE ... CASE value IS WHEN 0 TO 10 = out1= 1;-- 选择值中5~10的值有重叠 WHEN 5 TO 15 = out1= 0; END CASE;; 【例】(3-8译码器) library ieee; use ieee.std_logic_1164.all; entity decode38 is port(a,b,c,G1,G2,G2B: in std_logic; y: out std_logic_vector(7 downto 0)); end entity decode38; architecture ex of decode38 is signal indata: std_logic_vector(2 downto 0); begin indata= c b a; process(indata,G1,G2,G2B) begin if(G1 = 1and G2 = 0 and G2B = 0) then ; case indata is when 000 = y = when 001 = y = when 010 = y = 1

文档评论(0)

shaoye348 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档