电工电子技术基础 教学课件 作者 申凤琴 第10章.pptVIP

;第一节 触发器;2．逻辑功能 （1） 逻辑功能分析 在基本RS触发器中，触发器的输出不仅由触发信号来决定，而且当触发信号消失后，电路能依靠自身的正反馈作用，将输出状态保持下去，即具备记忆功能。 ;（2）逻辑功能的描述 触发器在接收触发信号之前的原稳定状态称为初态，用Qn表示；触发器在接收触发信号之后建立的新稳定状态叫做次态，用Qn+1表示。触发器的次态Qn+1是由触发信号和初态Qn的取值情况所决定的。 1）状态转换特性表 含有状态变量的真值表叫做触发器的特性表。基本RS触发器的特性表如表10-1所示。表10-2为简化的特性表。 ; 2）时序图（又称波形图） 时序图是以波形图的方式来描述触发器的逻辑功能的。在图10-1a所示电路中，假设触发器的初始状态为Q=0、 =1，触发信号的波形已知，则根据上述逻辑关系可以画出Q和 的波形，如图10-2所示。 ; 基本RS触发器除了可用上述与非门组成外，也可以利用两个或非门来组成，其逻辑图和逻辑符号如图10-3所示。 ; 在这种基本RS触发器中，触发输入端R、S在没有加触发信号时应处于低电平状态，当加有触发信号时为高电平（称为高电平有效）。其特性表见表10-3、时序图如图10-4所示。 ;二、同步RS触发器和D锁存器;（2） 功能分析 1）当CP=0时，触发器保持原状态不变。 2）当CP=1时，触发器将按基本RS触发器的规律发生变化。此时，同步RS触发器的状态转换特性表与表10-3相同。;2．同步D触发器 同步D触发器又称为D锁存器，其逻辑图和逻辑符号如图10-7所示。 ;三、边沿触发器;（2）工作特性 此种触发器的状态只有在CP的上升沿到来时才可能改变，除此之外，在CP的其它任何时刻，触发器都将保持状态不变，故把这种类型的触发器称为正边沿触发器或上升沿触发器。 除上述正边沿触发的D触发器之外，还有在时钟脉冲下降沿触发的负边沿D触发器，与正边沿D触发器相比较，只是触发器翻转时所对应的时钟脉冲CP的触发沿不同，其所实现的逻辑功能均相同。; （3）逻辑功能描述 边沿D触发器在CP上升沿到来时的状态转换特性表如表10-4所示，表10-5为D触发器简化的特性表。图10-9为D??发器的时序图。;（4）边沿D触发器的应用 74HC74是一种集成正边沿双D触发器，内含两个上升沿触发的D触发器。图10-10是利用74HC74构成的单按钮电子转换开关电路，该电路只利用一个按钮即可实现电路的接通与断开。 ;2．边沿JK触发器 （1）边沿JK触发器的逻辑符号 图10-11为JK触发器的逻辑符号，其中图a为CP上升沿触发，图b为CP下降沿触发，除此之外，二者的逻辑功能完全相同，图中J、K为触发信号输入端。;（2）JK触发器的逻辑功能 下降沿触发的JK触发器的逻辑功能见表10-6，表10-7为JK触发器简化的功能表，时序图如图10-12所示。 ;图10-10 JK触发器时序图;（3）边沿JK触发器的应用 74HC112内含两个下降沿JK触发器，图10-13a是利用74HC112组成的二分频和四分频电路。 分频是指电路输出信号的频率是输入信号频率的1/N（其中N为整数，即分频次数），也就是说输出信号的周期是输入信号周期的N倍。 ;第二节 计数器;1．异步二进制计数器 （1）异步二进制加法计数器 1）电路组成 图10-14所示是利用3个下降沿JK触发器构成的异步二进制加法计数器。计数脉冲CP加至最低位触发器F0的时钟端，低位触发器的Q端依次接到相邻高位触发器的时钟端，因此它是异步计数器。;; 计数器还具有分频功能。由n个触发器构成的二进制计数器，其末级触发器输出脉冲频率为CP的1/2n ，即实现对CP的2n分频。 异步3位二进制加法计数器也可采用上升沿D触发器来构成，如图10-17a。 ;（2） 异步二进制减法计数器 如图10-18所示电路为下降沿触发的异步3位二进制减法计数器。电路的状态转换情况如图10-19所示，图10-20为时序图。 ;图10-19 异步二进制减法计数器状态转换图;（3） 异步二进制可逆计数器 既能进行加计数又能进行减计数的计数器叫做可逆计数器。在可逆计数器中，有加减工作方式控制端，当输入不同的控制信号时，该计数器的状态转换规律可以分别按加法计数器或减法计数器的计数规律进行工作。当然，电路中需要加入相应的控制逻辑电路。 ;2．异步十进制计数器;十进制计数器状态转换表见表10-9，时序图如图10-22所示。; 3．异步N进制计数器 除了二进制和十进制计数器之外，在实际工作中