AD9854并行和串行驱动学案.doc

AD9854并行和串行驱动 AD9854简介 AD9854最高支持300MHz的时钟速率，内置的倍频器能实现4到20倍的倍频，拥有48位可编程频率寄存器和14位可编程相位偏移寄存器以及12位可编程幅度调节寄存器，集成了12位的DAC，支持最高速率为10MHz的串行编程或者最高速率为100MHz的并行编程。 如何使用AD9854 内部和外部的更新时钟 此功能是由一个双向的I/O管脚即20管脚和一个可编程的32位递减计数器来实现的。为了使输出波形能随着写入控制寄存器的值改变，需要提供给20管脚一个上升沿的时钟信号或者由内部的32位更新时钟来实现。默认模式设置为内部更新时钟（内部更新时钟寄存器赋逻辑高电平）。如果使用外部更新时钟模式，则内部更新时钟寄存器赋逻辑低电平。 内部产生更新时钟可以通过编程32位更新时钟寄存器以及设定内部更新时钟寄存器赋逻辑高电平来实现。更新时钟递减计数器以1/2的系统时钟速率工作，从用户设定的32位值往下递减，当计数器的值为零的时候，DDS输出随着用户设定而更新，同时20管脚输出一个持续8个时钟长度的高电平。 输出波形整形开关 首先用户必须通过设定OSK EN（控制寄存器地址20h）逻辑高来使能数字乘法器。如果设定为低，则输出的波形是满幅的。除了设定OSK EN之外，还要设置OSK INT（也是在控制寄存器20h）。OSK INT逻辑高电平选择内部控制波形线性上