第12章-布图规划和布局教程.pptx

第十二章布图规划和布局;布图规划 电源规划 布局 扫描链重组;布图规划;布图规划 (Floorplan) 芯片物理设计的最初步骤 对芯片大小、输入输出单元、硬核模块、布线通道的规划 布图规划的目标 确定芯片的面积 确保时序的收敛 保证芯片的稳定 满足布线的要求;布图规划所需的数据;(A) 输入输出通过Pin连接，用于子模块或硬核模块 (B) 输入输出通过Pad连接，最常见的芯片设计方式 (C) 输入输出Pad做成固定模块，用于ASIC芯片设计;倒置封装(Flip-Chip)及输入输出单元分布示意图;模拟电路供电单元 采用指定类型，若芯片I/O单元比较宽松，可使用双绑定保证稳定工作 数字电路供电单元 给I/O单元供电的单元，根据I/O单元的功耗、输出单元驱动能力、同步开关噪声(SSO)等估算 给核心电路供电的单元，根据芯片功耗、供电电压、供电电流估算 隔离单元 隔离数字供电单元和模拟供电单元;PLL的输入输出单元连接;延迟预估 在布图规划和布局之前，对芯片的时序进行理想情况下的零线负载模型做延迟分析，验证当前网表是否有较好的时序 若在理想情况下，时序已经很紧张，应当重新优化网表或RTL代码，缩短关键路径延迟 延迟预估方法 展平式设计 层次化设计;利用线负载模型和扇出数估算负载电容 不同厂商的线负载模型和理论模型分布不尽相同;层次化设计延迟预估;层次化设计时钟树延迟预估;左：宏模块布局实例 右：布线通道的预留;电源规划;左：电源环和电源条线，设计中没有宏单元 中：左下角为宏单元，其上方和右侧的电源线形成模块电源环 右：多电源多电压设计中的电源环分布;数字电路电源网络设计 电源连接关系的定义，Global Net Connection 芯片核心(Core)部分的电源环设计，Power Ring 芯片内所包含的硬核(Block)的电源环设计，Block Ring 芯片核心内部纵横交错的电源网格设计，Power Stripe 芯片的供电单元与电源环的连接，I/O Cell Power 芯片内部电源网格和硬核电源环连接部分的设计，Ring Pins 标准单元的供电网络与核心电源网格总连接设计，Followpins 输入输出单元电源环设计，I/O Cell Power Ring;电源的定义 全局电源的定义 连接关系的定义 全局电源网络连??? 把相应的端口和网络连接到合适的电源和地网络上去 连接信息一部分包含在网表中，另一部分包含在相应的LEF文件中;(A) 四方规则的电源环；(B) RAM的模块电源环；(C) 多边形电源环;电源环宽线的处理：开槽(Slotting)和分离(Splitting);电源网格结构特征;数字与模拟混合供电;布局;布局 (Placement) 对标准单元的布局 I/O单元和宏单元的布局在布图规划阶段已经完成 布局的目标 各模块的位置相对确定，整个设计拥塞程度相对均匀合理，基本满足布通的要求 满足设计规则的要求 芯片的时序和供电较为良好;展平式布局 模块的摆放和布局 标准单元的摆放和优化 层次化布局 子模块约束类型的制定 子模块大小位置的制定 ;子模块位置的放置;子模块位置的调整;子模块面积的调整;拥塞预估 拥塞，Congestion 在每个布线格内，估算并统计所需要的纵向通道和横向通道数量 当全局拥塞很小，但存在局部拥塞较大的情况时，需要对设计进行优化 时序预估 只需要做建立(Setup)时间预估，不需要做保持(Hold)时间预估 此时还没有进行时钟树综合，保持时间违例通常在时钟树综合之后优化 供电预估 对芯片的功耗、电压降、电迁移进行评估 由于时钟树尚未综合，功耗估计值会偏小 ;扫描链重组;定义扫描链的起点和终点 使这些起点和终点与综合时所选定的起点和终点保持一致 通过DEF文件进行定义 包括扫描链的名称、起点、终点、所穿过的缓冲单元、所包含的扫描触发器单元名称等 工具可以识别出完整的扫描链;左：扫描链重组前；右：扫描链重组后 扫描链在时钟树综合之后进行，减小扫描的走线长度，节约布线空间;设计交换格式 DEF，Design Exchange Format 展平式的设计网表文件，跨平台、易兼容、语法简单 一种带有物理信息的网表 除连接关系外，还定义了芯片面积、布图规划区域、电源域、标准单元行、标准单元位置属性、端口位置信息、布线内容、线网连接等 物理设计交换格式 (PDEF) 已经终止使用并被DEF取代;本章结束