电子科技大学电子设计及自动第2讲.pptVIP

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2017-05-04 发布于北京
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电子科技大学电子设计及自动第2讲.ppt

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电子科技大学电子设计及自动第2讲

电子设计自动化技术第二讲VHDL程序的基本结构;本章要点;VHDL程序组成部分及其功能;VHDL程序组成部分 ;基本设计单元的构成 ;VHDL程序的基本构成格式;VHDL程序的基本构成格式说明;实体的结构 ;【例 2-1】二选一选择器的实体说明 ;构造体的结构 ;【例 2-2】二选一选择器的构造体说明 ;ARCHITECTURE connect OF mux IS -- 构造体定义 BEGIN -- 构造体开始标记 PROCESS (d0, d1, sel) -- 进程 signal tmp1, tmp2, tmp3: std_logic; -- 信号的声明 BEGIN -- 进程开始标记 tmp1 = d0 AND sel; --信号赋值语句 tmp2 = d1 AND (NOT sel); --信号赋值语句 tmp3 = tmp1 OR tmp2; --信号赋值语句 q = tmp3; --信号赋值语句 END PROCESS; -- 进程结束 END connect; -- 构造体结束;library ieee; use ieee.std_logic_1164.all; entity INV is port ( x: in std_logic ; z: out std_logic); end INV; architecture rtl of INV is begin z=not x； end rtl; ;秘籍一：四句话搞定库申明 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; 小语：将这四句话考到写字板下，以后写程序照考。;;;;;作业