《数字电子技术基础第二版》8.5半导体存储器与可编程逻辑器件.pptVIP

8.5 复杂的可编程逻辑器件CPLD 上页 下页 后退 模拟电子 数字电子技术基础 上页 下页 返回 以GAL为代表的低密度可编程逻辑器件的集成密度较低，不能满足日益复杂的数字系统的需要。 复杂的可编程逻辑器件CPLD指集成密度大于1000门的PLD，具有更多的输入输出信号、更多的乘积项和宏单元。 CPLD的内部包含许多逻辑宏单元块，这些块之间还可以利用内部的可编程连线实现相互连接。 CPLD的编程方式有两种，一种使用编程器编程的普通编程方式，另一种是在系统可编程（in-system programmable，简称isp）方式。 8.5.1 ispLSI/pLSI 2032 ispLSI/Plsi2032组成： 通用逻辑块GLB 集总布线区GRP 输入输出单元IOC 输出布线区ORP 时钟分配网络CDN ispLSI/Plsi2032结构图： 2032引脚图 1. 通用逻辑块 GLB GLB是2032内部基本逻辑单元，由与阵列、乘积项共享阵列和4输出逻辑宏单元等组成。 2000系列 GLB结构图 2. 集总布线区 GRP 3. 输出布线单元 ORP 是GLB和I/O之间的可编程互连阵列，其输入是8个GLB的32个输出端，输出是芯片位于该侧的16个IOC。通过编程，可将任一个GLB的输出和4个I/O端分别连接。 4. 时钟分配网络 CDN 其输入信号由3个专用输入端Y0、Y1、Y2提供，输出信号有5个，其中，CLK0、CLK1和CLK2提供给GLB，IOCLK0和IOCLK1提供给IOC。 位于芯片中央，区内是可编程连线网络。通过GRP可将片内所有逻辑块相互连接及IOC与GRP连接。 5. 输入输出单元 IOC 共32个，有输入、输出和双向I/O三种组态，靠输出三态使能控制MUX来控制。 8.5.2 EPM7128S MAX 7000系列高密度可编程逻辑器件是美国ALTERA公司生产的HDPLD，它的内部包含600到5000个PLD等效门，32到256个逻辑宏单元，36到164个I/O引脚。它们具有在系统可编程功能。 EPM 7128s引脚图 EMP 7128s结构图 多个输入/输出控制块(Input Output Control Block ,简称IOCB)。 组成： 8个相同的逻辑阵列块(Logic Array Blocks，简称LABs) 1个可编程连线阵列(Programmable Line Array ,简称 PLA) EMP 7128s结构图 一个LAB包含16个宏单元(Macro-cells)阵列，2个独立的全局时钟和一个全局清除。 LAB可以直接接受6-12个I/O引脚的输入信号。 逻辑阵列块16 个、全局时钟GCLK1和GCLK2、全局清零GCLEAR及输出使能信号OE1和OE2，又可将36个信号送至LAB的宏单元中的与阵列，将6个使能信号送到I/O控制块IOCB。 可编程连线阵列PLA在芯片的中央，相当于中转站，它既可 接收来自I/O控制块6~12个、 1. 宏单元 组态功能上与GAL的OLMC相似，能单独组态为时序逻辑工作方式。 EMP 7128S宏单元结构图 包括: 与逻辑阵列、乘积项选择矩阵、可编程触发器三个功能块。 每一个宏单元中的触发器可以编程为各种类型的触发器，以实现各种时序逻辑电路。若适当地编程寄存器旁路数据选择器，可将触发器断开，以实现组合逻辑电路。触发器的清零、置位、时钟和时钟使能控制可来自全局信号或乘积项。 可编程与逻辑阵列可以给每个宏单元提供5个乘积项，乘积项选择矩阵将乘积项分配给或门和异或门，从而实现组合逻辑函数。这些乘积项还可以作为宏单元中触发器的清零等控制输入信号。 宏单元可以支持两种扩展乘积项，一种是共享乘积项，它是由宏单元中的一个乘积项经非门反馈到与阵列构成，另一种是并联乘积项，它是由相邻宏单元借来的。 2. 扩展乘积项 (1) 共享扩展乘积项 由每个宏单元提供一个乘积项接到与逻辑阵列 组成。 可被同一LAB内任一或全部宏单元使用和享。 共享扩展乘积项 MAX7000结构中提供了共享和并联扩展乘积项，它可作为附加的乘积项直接送到该LAB的每个宏单元中。 (2) 并联扩展乘积项 是一些宏单元没有使用的乘积项，可以把它们借到邻近高位的宏单元去快速实现较复杂的逻辑函数。 EMP 7128S 并联扩展乘积项 编程单元控制2输入与门的一个输入端，以选择驱动LAB的PLA信号。 一个PLA可编程节点的结构 3. 可编程连线阵列PLA EPM7128S的专用输入