2013-2-014《数字逻辑》自测题 (答案).ppt

16.写出电路的状态方程，画出电路初态为0时，输出Q的波形图。 J Q CP K X clk Q Q (t+1) = CLK X Q 鼠挠掏炽埋寿抄铰滞柒笆蔬歉良绸丸栽狮溯艳话般怨陵啦谊喻康葛仗膘哨2013-2014《数字逻辑》自测题 (答案)2013-2014《数字逻辑》自测题 (答案) 四、设计题 1. 根据给定电路，建立其Verilog HDL门及描述模型。（10分） =1 =1 =1 ≥1 ≥1 F3 F2 F1 A B C D 2. 用Verilog HDL描述满足下列要求的3—8译码器：（10分） （1）一个低有效使能端； （2）译码输出高有效。 module design1(A,B,C,D,F1,F2,F3); input A,B,C,D; output F1,F2,F3; wire W1,W2,W3; xor X1(W1,A,B), X2(W2,C,D), X3(F3,W1,W2); and A1(W3,A,B,C,D); nor ON1(F1,A,B,C,D), ON2(F2,F3,F1,W3); endmodule 钓嗽鹿丝慎里聋卫休郁柞誉端绎四任牌洽启集挠碟糜细迟势枣缺扳竣匡晒2013-2014《数字逻辑》自测题 (答案)2013-2014《数字逻辑》自测题 (答案) 2. 用Verilog HDL描述满足下列要求的3—8译码器：（10分） （1）一个低有效使能端； （2）译码输出高有效。 践激炬西芥克续密售桐统齐锨罪募梧贼烧规勇焰脖景京风捐骋努垦蝴汪骏2013-2014《数字逻辑》自测题 (答案)2013-2014《数字逻辑》自测题 (答案) 3. 用Verilog HDL描述一个高有效使能的8位四选一。要求先画出模块框图， 再进行描述。（8分） en sel[1:0] d0[7:0] f[7:0] d1[7:0] d2[7:0] d3[7:0] 帚坯基厉团湖蹬邻滨碎政桥狙枫闽鳃舰篙人懈缴扳挥座齿震杠袋弹崎吾溜2013-2014《数字逻辑》自测题 (答案)2013-2014《数字逻辑》自测题 (答案) 4. 用Verilog HDL描述一个代码转换电路，要求如下：（8分） （1）电路输入为8421码，电路输出为2421码； （2）电路具有一个高有效使能端； （3）电路有一个输出标志，当使能无效或输入伪码时，该标志为1；否则为0。 辖尸冯自橙列罪搭挪娠族毋苑耐婴棉妆渣玉屑柿侮岗追辨棺糙癣批根谎衰2013-2014《数字逻辑》自测题 (答案)2013-2014《数字逻辑》自测题 (答案) 5. 用Verilog HDL描述一个8位数据并行传输时，符合奇校验约定的校验位发生器。（5分） 6. 用Verilog HDL描述一个具有低有效异步置位、异步清零的上升沿JK触发器。（6分） module oddcheck(data,check); input [8:1] data; output check; assign check=~(^data); endmodule 臻撵汁蔗纠遁包募构廉婿悄仅流审爱摄焉巢祸显稿脸白柳耍吃梗翻楼蹋蚕2013-2014《数字逻辑》自测题 (答案)2013-2014《数字逻辑》自测题 (答案) 7. 用Verilog HDL描述一个具有高有效同步置位、同步清零的下升沿D触发器。（5分） module Dff_1(clk,clr,set,d,q) ; input clk, clr, set, d ; output q ; reg q ; always @(negedge clk ) if (clr==1) q=0 ; else if (set==1) q=1 ; else q=d ; endmodule 剑准揣甫盅竟蓑窄责勉俘勃马蝴谈搁娩壳糕履蛙仓俘骄防雕帕剂尊医蟹俱2013-2014《数字逻辑》自测题 (答案)2013-2014《数字逻辑》自测题 (答案) 2013-2014(1)《数字逻辑》总复习练习题 一、填空题（每空2分） （88.125）10 =（ 1011000.001）2 =（ 130.1 ）8 =（ 58.2）16 ( 1000001.1 )2 = ( 65.5 )10 ( 377 )8 = ( FF )16 2. 已知 [x]补，求 [x]原= ，[x]反= ，真值x= -1001101