原创力文档- 1、本文档共5页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
VHDL习题6作业
VHDL第六章课后作业6.1-6.5（2013/12/9）
6.1用if语句描述4选1数据选择器
VHDL描述如下：
library ieee;
use ieee.std_logic_1164.all;
entity mux4_1 is
port(d0,d1,d2,d3:in bit;
sel : in std_logic_vector(1 downto 0);
y : out bit);
end mux4_1;
architecture one of mux4_1 is
begin
process(sel,d0,d1,d2,d3)
begin
if sel=00 then y=d0;
elsif sel=01 then y=d1;
elsif sel=10 then y=d2;
else y=d3;
end if;
end process;
end one;
6.2用IF语句描述四舍五入电路的功能，假定输入的是一位BCD码。
VHDL程序描述如下：
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity sim4_5 is
Port( data : in std_logic_vector(3 downto 0);
En : in bit;
Qout : out std_logic_vector(3 downto 0));
End sim4_5;
Architecture one of sim4_5 is
Begin
Process(en , data)
Variable temp : std_logic_vector(3 downto 0);
Begin
if en=’0’ then
qout =’Z’;
else
temp : =data;
end if;
if (temp5) then
qout =”0000”;
else
qout =temp+1;
end if;
end process;
end one;
6.3用CASE语句描述七段显示译码器，假定输入的是一位BCD码。
VHDL描述如下（共阴极数码管）：
Library ieee;
Use ieee.std_logic_1164.all;
Entity seg_bcd7 is
Port(data : in std_logic_vector(3 downto 0);
a,b,c,d,e,f,g : out std_logic);
end entity seg_bcd7;
architecture one of seg_bcd7 is
signal dout ：std_logic_vector(6 downto 0);
begin
dout= a b c d e f g;
process(data,dout)
begin
case data is
when “0000” =dout=”1111110”;
when “0001” =dout=”0110000”;
when “0010” =dout=”1101101”;
when “0011” =dout=”1111001”;
when “0100” =dout=”0110011”;
when “0101” =dout=”1011011”;
when “0110” =dout=”1011111”;
when “0111” =dout=”1110000”;
when “1000” =dout=”1111111”;
when “1001” =dout=”1111011”;
when others =dout=”0000000”;
end case;
end process;
end one;
6.4用CASE语句描述4选1数据选择器功能。
VHDL描述4选1数据选择器如下：
Librar
文档评论（0）