试题ICC_2014.docx

PR : 1。 不通过ECO的方式，后端工具可以直接在PR的过程中添加Physical only的CELL吗？比如CORNER cell, Filler cell. 在输出的网表里会有这些CELL的信息吗？ 可以，create_cell 2。 Tie High/Tie Low CELL的作用是什么？ 电压钳位单元，因为数字电路某些信号端口或者闲置的信号端口需要钳位在固定逻辑电平上，这样通过tie high与vdd相连或者tie low 与vss相连，使其维持于固定电位上。 3。 Floorplan时，摆放IP要注意哪些问题？ 4。 PG ring/PG strape的用途是什么？如何规划？ PGring是指为了均匀供电，包围在标准单元周围的环形金属，是供电IO单元和标准单元连接电源环的桥梁。供电IO单元通过金属连接电源环，标准单元通过followpins连接到电源。电源环主要三个参数来规划：电源环的宽度w，电源环的间距d和电源环的对数n，间距d根据厂家给出的最小的间距决定，一般为其两倍左右。 电源条线PG strape,芯片内部纵横的电源线路 5。 High fanout的优化是在PR的什么步骤中完成的？为什么要处理high fanout? CTS 可能产生timing的问题和congestion Place reset 信号 buffer等 6。 IR DROP过大，有哪些方法可以解决？ 为了减少 IR Drop，主要是减少电源网络的电阻，实际设计中的的主要方法就是 Power Grid，即网格状的横的和竖的金属层(Power Strap)。这些 Power Grid 同样也同 Power Ring 相连，从而减少了整个电源网络的电阻。问题是，这个 Power Grid的密度和Power Strap的宽度该如何确定。就密度而言，自然是够用即可，从而节省布线资源。就宽度而言，考虑的主要是电流密度的影响。电流密度过大会导致金属层失效。减少电流密度的方法是加宽金属。 7。 可以用什么方法在PR早期避免绕线拥塞的问题？ congestion说明走线太多，要把那一块的cell推开一些； 避免使用端口太多（6个）太密的组合逻辑单元； 不要把单元放在M2的power mesh下； macro边上不要放单元； 使用congestion driven的place和opt； 遇到十分严重的congestion时，减小global route可以使用的资源，比如在encounter里面可以让trail route在若干条走线后，空出一根走线。 8。 lib文件中都有哪些内容？ The Liberty (.lib) files are ASCII-format files that fully describe the cell logic, timing, and power characteristics of the leaf-level logic cells. 9。 SDC文件中一般定义些什么？写出相关的命令。 每个时钟信号的定义，每个IO端口的输入输出延迟。 set_clock_latency set_clock_uncertainty set_clock_transition 10。 为什么要做CTS？ 时钟信号时芯片数据传输的基准，对于同步数字系统的功能、性能和稳定性起决定性作用，用时钟网络来驱动电路所有的时序单元，时钟网络信号通常是扇出最大、运行距离最长、运行速度最高的信号。做CTS就是为了保证每个信号都在时钟控制下有序的传递。 11。 加CAP FILLER的目的是什么？ Cap有endcap和decap两种，不知道这个是问的那个，如果是endcap，是填充拐角处IO单元的空隙，使他们形成电源和地的环状网络。但有时endcap可以为其提供一个去耦作用就是decap，？？？？？ 12. ANTENNA 一般的解决方法有哪些？ Plasma刻蚀工艺和离子注入过程中，在栅极积累大量的电荷，可能会放电击穿栅极。一般解决是连通二极管或者跳转到上一层金属连通栅极。 13. Pin和 port有什么区别？ Pad：端口的物理名称，包括一些IO的物理模块，比如引脚，三态控制单元及三态电路等Port：端口，不见的是器件的最外层，可以是内部模块的端口Pin：一般指具体器件的最外部引脚，一般跟位置联系较大，比如A20位置等等 pin 是单个的. 如一个IC有32pin,那么就是32个引脚. port并非单个引脚. 如: USB port,那是4或5个引脚. 再来8bit的单片机,port A那是有8个引脚 14．Operating_condition 指的是什么？ 在pre_cts之前，bc、wc或者ocv，MCMM会使用进行时序