第四章组合逻辑要点.ppt

GUET School of Information Communications 第四章　组合逻辑电路 4.1 概述 4.2　组合逻辑电路分析与设计 4.3　组合逻辑电路竞争-冒险 4.4　若干常用组合逻辑电路 4.5　采用MSI设计组合逻辑电路 4.6 组合可编程逻辑器件 4.1 概述 4.2　组合逻辑电路分析与设计方法 二、设计方法 4.3 组合逻辑电路中的竞争与冒险 4.4 若干常用组合逻辑电路 4.4.1 编码器 4.4.2 译码器 4.4.3 数据选择器 4.4.4 数值比较器 4.4.5 加法器 4.4.6　奇偶产生/校验电路 4.5 单元级组合逻辑电路的设计和分析方法 2.用数据选择器设计组合逻辑电路 3.用加法器设计组合逻辑电路 二、单元级组合逻辑电路的分析方法 4.6 组合可编程逻辑器件 2、PLD的表示方法 3、PLD的分类 3、PLD的分类 3、PLD的分类 3、PLD的分类 4.6.2 组合逻辑电路的PLD实现器件 1. 与固定、或编程：（PROM） 2、PLA 3、PAL 第4章 小结 补充作业： 作业 4.1.1、4.1.6、4.1.7、4.1.8 4.2.1、4.2.4、4.2.6 4.3.2 4.4.6、4.4.9、4.4.14、4.4.19、4.4.20、4.4.27、4.4.31、4.4.32 4.5.1、4.5.4 1.以译码器、数据选择器为核心的组合逻辑电路 ① 写出逻辑表达式；  ② 列出真值表；  ③ 分析电路的逻辑功能。 2.以优先编码器、超前进位加法器、数值比较器为核心的组合逻辑电路 ① 列出逻辑真值表；  ② 分析电路的逻辑功能。 例：分析下图电路的逻辑功能。 解：①逻辑表达式 ②逻辑真值表 ③功能分析 此电路是1位加法器。A是低位的进位CI，B、C是两个加数，Y1为加法器的和S，Y2为加法器向高位的进位CO。 例：分析下图电路的逻辑功能。 4位加法器 4位数值比较器 解：①逻辑真值表 ②分析： 当D3～D0≤9时，Y（AB）＝0，Y3～Y0等于D3～D0，即为十进制数的0～9； 当D3～D0＞9时，Y（AB）＝1，则加法器将D3～D0 加上6，Y3～Y0就等于调整后的十进制数的个位，同时CO＝1表示十进制数的十位。 ③结论： 此电路是将4位二进制数D3～D0转化为十进制数的8421BCD码的电路。 4.6.1 PLD的结构、表示方法及分类 1、PLD结构 PLD器件中与阵列和或阵列是其基本组成部分。 连接方式： 硬线连接----固定连接 可编程“接通”单元----依靠编程实现“接通” 可编程“断开”单元----依靠编程实现“断开” 基本门电路的表示方式 与门 或门 LDPLD （700门） HDPLD （700门） 可编程逻辑器件(PLD) PROM PLA PAL GAL EPLD CPLD FPGA 按集成度分类 按编程方式分类，分为两类： 一次性编程OTP（One Time Programmable）器件 可多次编程MTP（Many Time Programmable）器件 OTP器件是属于一次性使用的器件，只允许用户对器件编程一次，编程后不能修改，其优点是可靠性与集成度高，抗干扰性强。 MTP器件是属于可多次重复使用的器件，允许用户对其进行多次编程、修改或设计，特别适合于系统样机的研制和初级设计者的使用。 根据各种可编程元件的结构及编程方式，可编程逻辑器件通常又可以分为四类： ① 采用一次性编程的熔丝（Fuse）或反熔丝（Antifuse）元件的可编程器件，如PROM、PAL和EPLD等。 ② 采用紫外线擦除、电可编程元件，即采用EPROM、UVCMOS工艺结构的可多次编程器件。 ③ 采用电擦除、电可编程元件。其中一种是E2PROM，另一种是采用快闪存储器单元（Flash Memory）结构的可多次编程器件。 ④ 基于静态存储器SRAM结构的可多次编程器件。目前多数FPGA是基于SRAM结构的可编程器件。 按结构特点分类 PLD按结构特点分为：阵列型PLD 现场可编程门阵列型FPGA 阵列型PLD的基本结构由与阵列和或阵列组成。简单PLD（如PROM、PLA、PAL和GAL等）、EPLD和CPLD都属于阵列型PLD。 现场可编程门阵列型FPGA具有门阵列的结构形式，它有许多可编程单元（或称逻辑功能块）排成阵列组成，称为单元型PLD。 （1）与固定、或编程：PROM （2）