实验五译码器及数据选择器的使用.docVIP

实验五：译码器和数据选择器的使用 1．实验目的 1) 熟悉数据分配器和译码器的工作原理与逻辑功能。 2) 掌握数据分配器和译码器的使用 2．理论准备 1) 具有译码功能的逻辑电路称为译码器。译码即编码的逆过程，将具有特定意义的二进制码进行辨别，并转换成控制信号。按用途来分，译码器大体上有以下3类： 变量译码器； 码制变换译码器； 显示译码器。 2) 数据选择器又称多路开关，它是以“与或非”门或以“与或”门为主体的组合电路。它在选择控制信号的作用下，能从多个输入数据中选择某一个数据作为输出。常见的数据选择器有以下5种： 4位2通道选1数据选择器； 4通道选1数据选择器； 无“使能”端双4通道选1数据选择器； 具有“使能”端的互补输出地单8选1数据选择器。 3．实验内容 1) 3线-8线译码器(74138)的功能测试 2) 用3-8译码器设计一位全减器 3) 用双4选1数据选择器(74153)设计一位全减器 提示说明： ①用译码器设计组合逻辑电路设计原理； ②利用译码器产生输入变量的所有最小项，再利用输出端附加门实现最小项之和； ③双4选1数据选择器：在控制信号的作用下，从多通道数据输入端中选择某一通道的数据输出 Y=[D0(A1’A0’)+D1(A1’A0)+D2(A1A0’)+D3(A1A0)].S。 4．设计过程 1）用3-8译码器设计一位全减器。 （1）分析设计要求，列出真值表。如表一。 输入 输出 G1 2A+2B C B A 0 0 1 2 3 4 5 6 0 x x x x 1 1 1 1 1 1 1 1 x 1 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 表一 3-8译码器设计一位全减器真值表 （2）根据真值表，写出逻辑函数表达式。 Y0’=(C’B’A’)’ Y4’=(CB’A’)’ Y1’=(C’B’A)’ Y5’=(CB’A)’ Y2’=(C’BA’)’ Y6’=(CBA’)’ Y3’=(C’BA)’ Y7’=(CBA)’ （3）进行逻辑抽象，列真值表二。 a(被减数) b(减数 c(低借位) r(结果) s(高借位) 0 0 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 表二 3-8译码器设计一位全减器逻辑抽象真值表 （4）根据真值表得到逻辑表达式。 r=a’b’c+a’bc’+ab’c’+abc s=a’b’c+a’bc’+a’bc+abc （5） 根据38线译码器的逻辑表达式和4式所得结果进行分析，最后确定实现电路。 若令C=c,B=b,A=a r=Y4+Y2+Y1+Y7=( Y4+Y2+Y1+Y7 )’’=(Y1’.Y2’.Y4’.Y7’)’, s =(Y4’.Y2’.Y6’.Y7’)’ （6）根据真值表和逻辑函数画逻辑图。根据上式可以画出如图一所示的逻辑图。 图1 3-8译码器设计一位全减器逻辑图 2) 用双4选1数据选择器(74153)设计一位全减器。 1）根据真值表和逻辑函数画逻辑图。根据上式可以画出如图二所示的逻辑图。 图2 双4选1数据选择器设计一位全减器逻辑图 5.实验结果 1) 3-8译码器设计一位全减器逻辑图仿真后，波形图如图三所示。 图3 3-8译码器设计一位全减器仿真波形图 2）双4选1数据选择器设计一位全减器逻辑图仿真后，波形图如图四所示。 图4 双4选1数据选择器设计一位全减器仿真波形图 6．思考题 （1）如何将译码器作为数据分配器？ 答：将G2B接低电平，G1作为使能端，C、B和A作为选择通道地址输入，G2A作为数据输入。如：G1=1，CBA=010时，因为Y2=[(G1G2A’ G2B)C’BA’]’=G2A,而其余输出端均为高电平，因此，当地址CBA=010时，只有输出端Y2得到与输入相同的数据波形。