Verilog HDL复杂数字系统设计-2012课件.pptVIP

硬件描述语言 蜘唾咏刃摹辅蓝睬;第一部分 Verilog ;1.1 数字电子系统CAD技术;数字系统EDA技术就是以计算机;1.2 硬件描述语言Veril;1.2.2 Verilog H;1.2.3 Verilog ;1.3复杂数字系统的设计方法1;1.3.2 传统的设计方法查用;1.3.3 Verilog H;采用Verilog HDL输入;1.3.4 软核、固核和硬核;1.4 典型设计流程 系统级设;用EDA设计数字系统的典型流程;1.5 硬件描述语言的发展趋势;1.6 设计资源 设计工具Ca;参考书:Verilog HDL;第2章 Verilog的模块2;Verilog HDL能够描述;Verilog HDL特别适合;一个完整系统的Verilog ;例2-1a 多路选择器----;例2-1b 多路选择器----;例2-2a 2选1modu;例2-2b 4选1多路选择器;分析：例2-1a和例2-1 b;例2-3 加法器module;例2-4 比较器module;例2-5 三态驱动器modu;例2-6 三态驱动器modu;例2-7 测试`includ;作业1. 试画出下列模块的仿;模块（block）由两部分组成;2.3.1模块的端口定义格式：;2.3.2 模块的内容：1.I;3.功能定义(有3种方法实现逻;（ Verilog共有19种数;参数型（parameter)-;3.2变量1、 wire型w;表:wire/tri01xz0;2、reg型------寄存器;3、reg型的扩展：memor;3.3运算符和表达式1 、 基;2 、位运算符~（按位取反，单;3.4 逻辑运算3.4.1逻;3.4.2关系运算符（结果为真;3.4.3等式运算符（结果为真;3.4.4移位运算符左移 n位;3.4.5位拼接运算符{信号1;3.4.6缩减运算符所谓缩减运;3.5 优先级别窥顽憾钎葡管显;3.6关键词IEEE Std ;盘历摩肢寿雀诗堰缆音独鹅纠荒险;作业P.38:3;5;6;9;;第4章 赋值语句、块语句和程序;例4-1always @ (p;例4-2always @ (p;2、阻塞赋值阻塞赋值符：=例如;4.2 块语句1、顺序块格式：;例如： ;2、并行块格式：fork：块名;3、块名—为块取一个名字可以在;4.3 条件语句1、if-el;例如： if(x;If语句的嵌套：注意：else;4.4 case语句----多;例如：reg[2:0] in;;说明：1）控制表达式的值等于分;4.5 循环语句4.5.1 f;4.5.2 repeat语句（;4.5.3 while语句格式;4.5.4 for语句格式： ;例如:begin:init_m;例 统计rega中1的个数;第5章 结构说明、任务与函数 ;5.1 initial语句 ;5.2 always语句 ;回顾例2-1a 2选1mod;例：8位数据寄存器module;例：8位具有清0端的数据寄存器;5.3 task把大的程序分解;1）任务的定义： t;例如:module comp;例5-1：交通信号灯设计mod;always begin ;5.4 function调用函;2）函数的返回值函数定义语句隐;函数调用举例：function;4）函数的使用规则函数中不能包;例5-2： 计算module ;reg[31:0] value;作业2：1、以结构描述方式实现;第6章 系统任务和编译预处理;6.1 系统任务$displa;6.2 编译预处理1.宏定义`;2.条件编译`ifdef ;第7章 不同抽象级别的Ver;7.1 门级结构描述1、门类;例7-1 用基本逻辑门构成D;2、由已设计完成的模块构成更高;7.2 数据流建模assign;连续赋值 assign out;延迟语句普通赋值延迟 assi;7.3 VerilogHDL;例7-4：行为描述的74LS7;仿真：苟狡作暮膛嘱雹屿芦汽榨袋;*7.3用户定义的原语（简称U;例7-5：电平触发的D触发器p;7.4 设计和验证组合逻辑模;2、 乘法器1）结构级的模型;3、 比较器比较x、y的大小;4、 多路器选择器功能：根据;module mux_8(a;case(addr) ;5、3态门例1：module ;例2： module tir;线编码器2、设计一个8位线编码;module code(d,f;作业2讲解2、以连续赋值语句设;例7-6：带有异步清零端的同步;例7-7：一个挂在总线上的8位;仿真：握控咱估岭目团峡等伶欠言;例7-8：总线和总线操作(p.;例7-9：1111101000;例7-9：1111101000;