mc8051用户手册中文版.pdfVIP

编译：陈拓 chentuo2000@ 2009 年9 月2 日 MC8051 IP 核可综合 VHDL 微控制器 IP-Core 用户指南 Web: http://oregano.at/services/8051.htm Contact: mc8051@oregano.at Version 1.1 June 2002 8051 IP 核 - 概述 关键特性 全可综合设计 指令集兼容工业标准8051 微控制器 优化的架构是该核达到每操作码 1 到4 个时钟 使用全新架构速度更快至10 倍 用户可选择定时器/计数器以及串口单元的数目 活动定时器/计数器以及串口单元可以通过特殊功能寄存器选择 使用并行乘法器单元优化乘法命令（MUL ）的实现 使用并行除法器单元优化除法命令（MUL ）的实现 无复用的I/O 端口 256K 字节的内部RAM 多至64K 字节ROM 和多至64K 字节RAM 源代码在GNU LGPL 许可证下可以自由修改 技术独立，结构清晰，注释良好的VHDL 源码 通过调整/修改VHDL 源码易于扩展 通过VHDL 常量可参数化 8051 IP 核 -方块图 顶层模块及其子模块描绘于图1。 图 1：8051微控制器 IP核的方块图 表 1：顶层设计名字 设计层次 设计层次和相应的VHDL 文件描绘于图2 。 图 2：8051微控制器 IP核的设计层次 VHDL 源文件在整个设计中统一命名： VHDL 实体 entity-name_.vhd VHDL 构造 entity-name_rtl.vhd 用于包含逻辑的模块 entity-name_struc.vhd 用于仅连接子模块的模块 VHDL 配置 entity-name_rtl_cfg.vhd entity-name_struc_cfg.vhd 核本身由子模块、定时器/计数器、算数逻辑单元AUL 、串口和控制单元组成。RAN 和 ROM 块的生成通常与所选择的目标技术相对应，并因此在最高设计层次被实例化。生成的 RAM 块和BIST 结构 - 用于ASIC 生产测试集成 - 可以容易地在该设计层次添加。 时钟域 8051 IP 核是一个全同步的设计。有一个单一的信号时钟控制每个存储单元的时钟输入。 未使用时钟门控。时钟信号不反馈到任何组合元件。中断输入线用标准的两级同步阶段被同 步到全局时钟信号，因为它们可能被用另一个时钟操作的外部电路所驱动。并口输入信号不 用这种方式同步，如果用户决定需要同步这些信号，它也可以容易地被添加。 存储器接口 由于优化的架构，从存储器块来去的信号没有被寄存。所以在同步输入和输出期间定时 约束应该被放置在相应的端口上，并且同步存储器块应该被用于mc8051 IP 核。 配置 8051 IP 核 下面将讨论8051 微控制器IP 核的参数化设计，并且将给出在大设计中嵌入IP 核的信 息。 定时器/计数器，串口和中断 原始的微控制器设计只提供2 个定时器/计数器，1 个串口和2 个外部中断源，而面派生 的8051 在片上提供更多的资源。但有时这是一个限制因素，因此我们决定在8051 IP 核中 实现一些可参数化的端口。该8051 微控制器IP 核简单地用改变VHDL 实例的值的方法提 供能产生多至256 个各种单元的能力。 在VHDL 源文件mc8051_p.vhd 中包含的C_IMPL_N_TMR 可以从1 到256 取值以控制 该特性。组成这些间隔结果的值在核的非功能配置中。