数字系统设计与verilogHDL王金明第4版EDA期末知识点复习(宁波工程学院电科版).docVIP

1、采用硬件描述语言(HDL)进行电路设计的优势。 1)更适合用于描述规模大、功能复杂的数字系统 2)语言标准化、便于设计的复用、交流、保存和修改 3)设计与工艺的无关性，宽范围的描述能力，便于组织大规模、模块化的设计 2、Verilog模块的结构 模块声明：包括模块名字、模块输入、输出端口列表，结束关键字为endmodule 端口定义：格式为：input: 端口名1，端口名2…端口名n； output: 端口名1，端口名2…端口名n； inout: 端口名1，端口名2…端口名n； 3、标识符是用户在编程时给verilog对象起的名字，模块、端口和实例的名字都是标识符。标识符可以是任意一组字母、数字以及符号“$”和“_”的组合，但标识符的第一个字符必须是字母（a-z，A-Z）或者是下划线“_”，标识符最长可包含1023个字符，此外，标识符区分大小写。 4、整数写法：+/-size位宽’base进制value数字 1、 在较长的数之间可用下划线分开 2、 当数字不说明位宽时，默认值为32位 3、 X或（z）在二进制中代表1位x（或z），在八进制中代表3位，在16进制中代表4位 4、 如果没有定义一个整数的位宽，其宽度为相应值中定义的位数。 5、 如果定义的位宽比实际的位数长，通常在左边填0补位，但如果最左边一位为x或z，就相应