第4讲硬件描述语言及其程序设计方法.pptVIP

* 片上系统（SOC）设计 主讲：张儒 * 目 录 SOC设计概述 可编程逻辑器件 硬件描述语言及其程序设计方法 SOC的设计－基本工具和方法 SOC设计实例 Verilog HDL 简介 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 Verilog HDL语言具有下述描述能力： 设计的行为特性 设计的数据流特性 设计的结构组成 包含响应监控和设计验证方面的时延和波形产生机制。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。 Verilog HDL 简介 Verilog HDL硬件描述语言的主要能力： 基本逻辑门，例如and、or和nand等都内置在语言中。 用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。 开关级基本结构模型，例如pmos和nmos等也被内置在语言中。 提供显式语言结构指定设计中端口到端口的时延及路径时延和设计的时序检查。 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式－－使用过程化结构建模；数据流方式－－使用连续赋值语句方式建模；结构化方式－－使用门和模块实例语句描述建模。 Verilog HDL 简介 Verilog HDL硬件描述语言的主要能力（续）： Verilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。 能够描述层次设计，可使用模块实例结构描述任何层次。 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。 Verilog HDL不再是某些公司的专有语言而是IEEE标准。 人和机器都可以阅读Verilog语言，因此它可以作为EDA的工具和设计者之间的交互语言。 Verilog HDL 简介 Verilog HDL硬件描述语言的主要能力（续）： Verilog HDL语言的描述能力能够通过使用编程语言接口（PLI）机制进一步扩展。PLI是允许外部函数访问Verilog模块内信息、允许设计者与模拟器交互的例程集合。 设计能够在多个层次上加以描述，从开关级、门级、寄存器传输级（RTL）到算法级，包括进程和队列级。 能够使用内置开关级原语在开关级对设计完整建模。 同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。 Verilog HDL能够监控模拟验证的执行，即模拟验证执行过程中设计的值能够被监控和显示。 Verilog HDL 简介 Verilog HDL硬件描述语言的主要能力（续）： 在行为级描述中，Verilog HDL不仅能够在RTL级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。 能够使用门和模块实例化语句在结构级进行结构描述。 Verilog HDL还具有内置逻辑函数，例如(按位与)和 | (按位或)。 对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。 可以显式地对并发和定时进行建模。 提供强有力的文件读写能力。 语言在特定情况下是非确定的，即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。 Verilog程序的结构 模块是Verilog的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。 一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述； 设计的数据流行为使用连续赋值语句进行描述； 时序行为使用过程结构描述。 一个模块可以在另一个模块中使用。 Verilog程序的结构 Verilog程序由关键词module和endmodule进行定义 Verilog HDL 大小写敏感 port declarations data type declarations functionality timing specification endmodule module name (port_list); Verilog程序的组成部分 这5个组件的排列顺序是任意的，可以选择其中的一个或几个组件构成一个Verilog程序。 endmodule module Name， port list， port declarations（if ports present） parameters（optional）， Declarations of wires, regs and other variables Data flow statements ( assi