铜陵学院数字电子技术第6章时序逻辑电路.pptVIP

例6-19 74LS194电路如图6-75所示，列出该电路的状态迁移表，并指出其功能。 解 状态迁移关系如表6-35所示，由状态迁移关系可以看出，该电路为15分频电路。除0000状态外，其它状态均出现过。 6.6 顺序脉冲发生器 在数字电路中，能产生一组在时间上有一定先后顺序的脉冲信号的电路称为顺序脉冲发生器，也称节拍脉冲发生器。 按电路结构不同，顺序脉冲发生器可以分成移位型和计数型两大类。 1.移位型顺序脉冲发生器 顺序脉冲发生器可以用移位寄存器构成。图6-76（a）所示是由4位环形计数器构成的4输出顺序脉冲发生器。由图6-76（b）可见，当CP时钟脉冲不断到来时，Q0～Q3端将依次输出正脉冲，顺序脉冲的宽度为CP的一个周期。 2.计数型顺序脉冲发生器 图6-77所示电路是一个能循环输出4个脉冲的顺序脉冲发生器，图中的两个JK触发器组成2位二进制计数器，4个与门组成2线-4线译码器。RD′是异步清零端，CP是输入计数脉冲，Y0～Y3是四个顺序脉冲输出端。 输出方程： 状态方程： 3.用MSI构成顺序脉冲发生器 把集成计数器74LS161和3线-8线译码器74LS138结合起来，可以构成8输出的MSI顺序脉冲发生器 。 6.7 序列信号发生器 序列信号发生器是能够产生一组特定的串行数字信号的电路，它可以用移位寄存器或计数器实现。序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种： 1. 最大循环长度序列码， M = 2n。 2. 最长线性序列码(m序列码)，M = 2n - 1。 3. 任意循环长度序列码，M＜2n。 常见的序列信号发生器使用计数器和数据选择器组成。例如，需要产生一个8位的序列信则可用一个八进制计数器和一个8选1数据选择器组成，其中八进制计数器用74LS161实现。 构成序列信号发生器的另一种常见方法是采用带反馈逻辑电路的移位寄存器。它由移位寄存器和组合反馈网络组成，从移存器的某一输出端可以得到周期性的序列码。其设计按以下步骤进行： （1）根据给定序列信号的循环长度M，确定移存器位数n， 2n-1＜M≤2n。 （2）确定移位寄存器的M个独立状态。 将给定的序列码按照移位规律每n位一组，划分为M个状态。若M个状态中出现重复现象，则应增加移存器位数。用n+1位再重复上述过程，直到划分为M个独立状态为止。 （3）根据M个不同状态列出移存器的态序表和反馈函数表，求出反馈函数F的表达式。 （4）检查自启动性能。 （5）画逻辑图 例6-20 设计一个产生 100111 序列的反馈移位型序列信号发生器。 （3）列状态转换表和反馈激励函数表，求反馈函数F的表达式。 首先列出态序表，然后根据每一状态所需要的移位输入即反馈输入信号，列出反馈激励函数表如表 6-37所示。 解 （1） 确定移存器位数n。 因M = 6， 故n≥3。  （2） 确定移存器的六个独立状态。将序列码 100111 按照 移位规律每三位一组，划分六个状态为 100、001、011、111、 111、110。其中状态 111 重复出现，故取n=4， 并重新划分六个 独立状态为 1001、 0011、0111、1111、1110、1100。因此确 定n=4，用一片 74LS194即可。 (4) 检查自启动性能。 （5）画逻辑电路。 * * CP为计数脉冲输入端，上升沿有效。 RD′为异步清零端，低电平有效； LD′为同步预置端，低电平有效； EP和ET是工作状态控制端，高电平有效， ①当RD′= LD′=1时，若EP· ET =1，在CP作用下计数器进行加法计数； ② 当RD′= LD′=1时，若EP· ET =0 ，计数器处于保持状态。 例6-15 用74161实现七进制计数器。 （1）异步清0法 （2） 同步置数法 ① 同步置0法(前7个状态计数) ② 置数法(后7个状态计数) ③ 中间任意7个状态计数。 2. 4位二进制可逆计数器74LS169 74LS169的特点如下： (1)该器件为加减控制型的可逆计数器，U/D=1时进行加法计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。 (2)LD为同步预置控制端，低电平有效。 (3)没有清0端， 因此清0靠预置来实现。 (4)进位和借位输出都从同一输出端CO输出。当加法计数进入1111后，CO端有负脉冲输出，当减法计数进入0000后，CO端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。 (5)EP、ET为计数允许端，低电平有效。只有当LD=1，P=T=0， 在CP作用下计数器才能正常工作，否则保持原状态不