可编程逻辑器件入门(官方视频文字版).pdf

PAL 架构： 有三部分组成，包括可编程阵列用于选择输入真值或者反值，以及选择作为哪个与门输 入，经过与门输出乘积项，作为宏单元输入，或门输出逻辑函数的值 （因为一般的逻辑表达 式都可表示为乘积或），最后给寄存器用于同步，或者直接旁落寄存器异步输出。在 CPLD 中，将这三部分称为宏单元。 PLD 架构： 有多个PAL 组成，包括可变乘积项分配，可改变每个或门的与门数量。主要特点在于可 编程宏单元。 包括组合输出来自乘积和的真值或反值，或者选择输出同步寄存器输出的真值或者反值， 若选择了组合逻辑输出，但没有使能输出，则输出可反馈至输入反馈复用开关，与另一信号 反馈至阵列。输出选择复用器有两个控制控制。 CPLD 架构： PLD 里面的进一步扩展产生CPLD，包括多个与I/O 连接的PLD，彼此间通过可编程互联 架构进行连接。 CPLD 中的逻辑模块通常被称为逻辑阵列模块，简称LAB （Logic Array Block），这是因为 他们每个都含有自己的逻辑阵列，每个LAB 就像一个PLD，CPLD LAB 含有4~20 个宏单元。 LAB 中的可编程阵列非常类似PAL 或者PLD 阵列，然而与PLD 中的可变乘积项不同，CPLD LAB 中的宏单元通常包括额外的与门逻辑，这些逻辑直接反馈至阵列，这一额外的逻辑可用 于形成额外的乘积项，名为扩展项，扩展逻辑产生的额外乘积项可用于当前的宏单元中，用 于扩展逻辑功能，其他宏单元还可以共享使用扩展项，这样对于需要乘积项的宏单元而言， 只建立一次乘积项即可而不必每次都建立，这是减少逻辑浪费更高效的方法。但使用扩展逻 辑的缺点是由扩展乘积项导致的额外时延，而该时延是已知的，因此放置逻辑和时序分析时 应对此进行考虑。 除了LAB，CPLD 中的其他结构和PAL 和PLD 相似，但配置更高级，LAB 之间的互连被称 为可编程互连阵列，即PI 或者PIA，PI 与PAL 和PLD 中的可编程阵列相似，使用了相同的编 程技术，PI 提供了LAB 之间和LAB 与I/O 引脚之间数据传送需要的所有走线，通过PI，任何 LAB 的输入和输出都可以连接至任意其他LAB 或者I/O，这是实现非常灵活的可编程器件的 关键，CPLD 相对于PLD 的另一改进是加入了单独的I/O 控制模块，在PLD 中，I/O 引脚直接 连接至逻辑，在CPLD 中，PI 将I/O 引脚和器件的主要逻辑分开，I/O 引脚有自己的控制逻辑 来实现多种特性，例如任意引脚的多种 IO 标准，输入输出或者双向工作。并不需要迫使某 些引脚只能用做输入。 CPLD 相对于PLD 最大的优点是逻辑数量和布线选择，LAB 逻辑和PI 是全面可编程的。 以及更强大的IO 功能。和PLD、PAL 一样，采用非易式EEPROM 编程体系结构（配置用）， 使其不用每次上电都重新编程。 FPGA 架构： FPGA 的LAB 和CPLD 的LAB 设计不同，CPLD 的LAB 有宏单元和乘积项构成包括自己的 本地可编程阵列，而 FPGA 有大量的逻辑单元构成，即 LE，而且本地互联和逻辑分开，LE 相对于CPLD 宏单元更容易配置和更丰富的特性。 包括四输入查找表、进位逻辑和输出寄存器，LUT 是FPGA 中组合逻辑输出乘积和的关 键，LUT 替代了CPLD 中的乘积项阵列，LUT 由一系列级联复用器构成，见A ，B，C，D 复用器输入可被设置成高或低电平，即 ABCD 可设高或低电平。之所以被称为查找表， 是通过查找正确的编程级来选择输出，并根据LUT 输入信号，通过复用器将输出送到正确的 地方，编程级的选择基于函数真值表，比如当AB 为高电平，CD 为低电平时，红框中的小项 通过LUT，这一特定的小项对应表达式中标出的逻辑乘积项。 相对于CPLD 的宏单元，产生LUT 输出可能需要更多的逻辑集，但是它可以灵活的建立 函数和LE 链，从而提高性能，有助于减少资源的浪费。 LE 的同步部分来自可编程寄存器，该寄存器和CPLD 中的可编程宏单元相似，但是这个 寄存器灵活的多，通过编程可使其工作在D、T 、JK 或者SR 触发器模式，由全局时钟来驱动 它，寄存器的异步信号如清位、复位或者预设等都可以由其他逻辑产生，也可以来自I/O 引 脚，寄存器输出可反馈到LUT，这CPLD 宏单元的反馈类似 也可以把寄存器旁路，产生严格的组合逻辑功能，这也和CP