FPGA及PC的USB2.0通信实现.docxVIP

FPGA使用USB2.0接口同PC进行同步传输FPGA端完整的应用方案参考官方的AN61345文档《Designing with EZ-USB FX2LP Slave FIFO Interface using FPGA》，同时附有verilog，VHDL，芯片固件库函数。参考官方的《EZ-USB Technical Reference Manual》文档基于CY7C68013A模块，使用SLAVE-FIFO模式要先整理好数据传输的流程和编写好状态机，主要参考文档2一系统硬件内部框图硬件连线引脚说明：SLRD FIFO读使能，同步模式可以和SLOE连在一起SLWR FIFO写使能SLOE 允许FIFO数据输出使能FIFOADR[1:0] 端口地址选择FD[15:0] 16-bit data bus. FlagA/FlagB/ FlagC/FlagD 端口2输出空标志 =1可读出，输出满表示有数据，可读出。端口6输入满标志 =1可写入，输入空表示缓冲器没有剩余空间可写入了IFCLK 48 MHz and is generated by FX2LP.用于同步PARASET[2:0]我自己添加的，以便后面增加额外功能或工作方式。端口配置端口2 地址00，输出，四缓冲*512K Bytes端口6 地址10，输入，四缓冲*512K Bytes（16位的接口应该每来一次数据和每写一次数据需要256次操作（或者严格按照时序要求来））（也即是说数据传输的最小单位是512K Bytes,最后一次数据传输可能小于它，要么填充假数据要么给PKTEND一个负脉冲（低有效）。同步模式下PKTEND pulse插入时间没有限制(只要缓冲器可用)）各种状态FPGA产生的基本控制信号：状态标志读使能输出使能写使能端口地址写入数据FLAGD=1slrd = 1sloe = 1slwr = 0faddr = 10写等待：FLAGD=0slrd = 1sloe = 1slwr = 1faddr = 10读数据FLAGA=1slrd = 0sloe = 0slwr = 1faddr = 00读等待FLAGA=0slrd = 1sloe = 1slwr = 1faddr = 00写入数据过程：The FPGA monitors the Full flag of EP6 (Flag D) and Sync signal. FPGA continuously writes incrementing data into the FIFO when both Flag D and Sync signals are high(同步时钟下降沿时数据有效，因而同步时钟上升沿时写入数据，下降沿时读出数据). While writing data into the EP6 FIFO, the FPGA pauses the writing as soon as the Full flag gets asserted, and resumes the writing when the flag gets de-asserted.读出数据过程和写入类似，只是针对的信号不一样。（asserted指信号的active状态，这里指低电平，de-asserted指信号invalid状态，这里指高电平）同步模式特点详细描述1，IFCLK可以有usb芯片产生，也可FPGA产生，最好是内部产生，我修改程序内部产生， CLKOUT也可输出一个48M的时钟，因为它输出了一个48M的时钟。The FIFOADR[1:0] 选择端口，我们用到了2和6，分别为00和10。16位总线宽度时FD[15:8] 使用芯片的Port D，FD[7:0] 使用芯片Port B。通过FIFO’s WORDWIDEbit, (EPxFIFOCFG.0)寄存器设置。注意传输奇数个包的情况，2，FLAGA, FLAGB, FLAGC, and FLAGD指示FIFO empty和full的状态或者indicates that a FIFO has filled toa user-programmable level.外部设备主要监视输入端口的满状态和输出端口的空状态。寄存器配置：The FLAGA, FLAGB, and FLAGC pins can operate in eitherof two modes: Indexed or Fixed, as selected via the PINFLAGSABand PINFLAGSCD registers。The FLAGD pinoperates in Fixed mode only.在fixed模式下The condition and FIFO are userselectable