实验一与实验二内容_46610791.pdfVIP

实验一 基于QUARTUSII 图形输入电路的设计 一、 实验目的 1、通过一个简单的 3—8 译码器的设计,掌握组合逻辑电路的设计方法 2 、初步了解 QUARTUSII 原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、 实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N 时，输 出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示 无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组 合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1 所示: 表1-1 三-八译码器真值表 输入 输出 A B C D7 D6 D5 D4 D3 D2 D1 D0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输 入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、 实验内容 在本实验中，用三个拨动开关来表示三八译码器的三个输入（A 、B 、C ）， 用八个 LED 来表示三八译码器的八个输出（D0-D7 ），通过输入不同的值来 观察输入的结果与三八译码器的真值表（表 1-1）是否一致。实验箱中的拨动 开关与 FPGA 的接口电路如下图 1-1 所示，当开关闭合（拨动开关的档位在 下方）时其输出为低电平，反之输出高电平。其电路与 FPGA 的管脚连接如 表 1-2 所示。 图 1-1 拨动开关与 FPGA 接口电路 表 1-2 拨动开关与 FPGA 管脚连接表 信号名称 对应 FPGA 管脚名 信号说明 E15 K1 从 K1 输出到 FPGA 的 H8 F15 K2 从 K2 输出到 FPGA 的 J8 F14 K3 从 K3 输出到 FPGA 的 J9 F13 K4 从 K4 输出到 FPGA 的 A4