二章 硬件结构.pptVIP

第二章 硬件结构 以TI公司生产的TMS320C54x为例具 体的学习DSP的硬件结构 定点DSP与浮点DSP 浮点格式用指数形式表示，其动态范围比用小数形式表示的定点格式要大得多，定点DSP中经常要考虑的溢出问题，在浮点DSP中基本上可以不考虑 为了保证底数的精度，浮点DSP基本上作成32-bit的，其总线、寄存器、存储器等的宽度也相应是32-bit的 浮点DSP的速度更快，尤其是作浮点运算 浮点DSP的价格高，开发难度也更大 ADSP2100 特点 100MHz, 10ns 指令周期 峰值 600MFLOPS ，连续 400 MFLOPS 4 Mbit 片内双口 SRAM ，由核处理器、主机或DMA独立访问 DMA 控制器支持:14 个零开销 DMA 通道，64 bit 后台 DMA 传输, 与全速运行的处理器并行 DSP芯片的运算速度 MIPS:每秒执行百万指令 MOPS：每秒执行百万次操作 MFLOPS:每秒执行百万次浮点操作 BOPS：每秒执行十亿次操作 特点 700Mbytes/s IO速率 4GW 片外寻址能力 6个连接口，作多处理器应用 TMS320C30 60ns单周期指令执行时间 33.3MFLOPS 16.7MIPS 片内4Kx32bit 单周期内可访问两次的ROM 两个1Kx32bit 单周期内可访问两次的RAM 64x32bit指令Cache TMS320C30 指令及数据字长32bit,地址宽度24bit (16M寻址空间) 40/32bit 浮点/整数乘法器及ALU 8个以40bit扩展精度寄存器为基础的Acc 32bit桶形移位器 2个地址发生器,8个辅助寄存器和 2个辅助寄存器计算单元 片内DMA控制器,使I/O与CPU并行工作 TMS320C30 单周期内并行的ALU及乘法指令 零开销循环,单周期分支 两个外部接口 两个串口支持8/16/32bit数据传输 两个32bit定时器 封装: 181脚PGA 工艺: 1?m CMOS 算术逻辑运算单元ALU ALU的功能框图 ALU的输入和输出 累加器A和B 桶形移位寄存器 桶形移位寄存器的输入 2.4.4 乘法-累加单元MAC MAC单元具有强大的乘法-累加运算功能，可在一个流水线周期内完成1次乘法运算和1次加法运算。在数字滤波（FIR和IIR滤波）以及自相关等运算中，使用乘法-累加运算指令可以大大提高系统的运算速度。 乘法器的输出 乘法器的输出经小数控制电路接至加法器的XA输入端。 ’C54x的比较、选择和存储单元（CSSU）是一个特殊用途的硬件电路，专门用来完成Viterbi算法中的加法/比较/选择（ACS）操作。 C54x的片内外设电路 ’C54x器件除了提供哈佛结构的总线、功能强大的CPU以及大容量的存储空间外，还提供了必要的片内外部设备。 不同型号的’C54x芯片，所配置的片内外设有所不同，这些片内外设主要包括： ① 通用I/O引脚 ② 定时器 ③ 时钟发生器 ④ 主机接口HPI ⑤ 串行通信接口 ⑥ 软件可编程等待 状态发生器 ⑦ 可编程分区转换逻辑 时钟发生器 主要用来为CPU提供时钟信号，由内部振荡器和锁相环（PLL）电路两部分组成。可通过内部的晶振或外部的时钟源驱动。 锁相环电路具有频率放大和信号提纯的功能，利用PLL的特性，可以锁定时钟发生器的振荡频率，为系统提供高稳定的时钟频率。 锁相环能使时钟源乘上一个特定的系数，得到一个比内部CPU时钟频率低的时钟源。 C54x的片内外设电路 主机接口HPI是’C54x芯片具有的一种8位或16位的并行接口部件，主要用于DSP与其他总线或主处理机进行通信。 C54x的片内外设电路 软件可编程等待状态发生器 功能：通过软件设置，完成外部总线周期的扩展，从而方便地实现’C54x芯片与慢速的外部存储器和I/O设备的接口。 在访问外部存储器时，软件等待状态寄存器（SWWSR）可为每32K字的程序、数据存储单元块和64K字的I/O空间确定0~14个等待状态。 C54x的片内外设电路 * * ’C54x使用40位的算术逻辑运算单元和2个40位累加器，可完成宽范围的算术逻辑运算。 ’C54x的大多数算术逻辑运算指令都是单周期指令，其运算结果通常自动送入目的累加器A或B。但在执行存储器到存储器的算术逻辑运算指令时（如ADDM