五章 数字系统的验证.pptVIP

5.3 Testbench设计方法 5.3.4 常用产生激励描述方式 2）产生复位信号的几种方式 （3）同步复位2 initial begin rst = 1; @（negedge clk）; //等待时钟下降沿 repeat(3) @（negedge clk）; //经过3个时钟下降沿 rst = 1; end 5.4 常用的Verilog测试语句 1. $display/$monitor //在终端上打印信号的ASCII值 initial begin $timeformat (-9,1, “ns”,12); //设置输出时钟格式 $display(“stime clk rst pause ms_h ms_l s_h s_l m_h m_l”); //显示输入的字符串 $monitor(“%t %b %b %b %b %b %b %b %b”, //设置输出信号格式 $realtime,clock,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l); //指定输出的信号 end $display是将函数内部双引号中的字符串输出在终端上。而$monitor则不同，它的输出是事件驱动的。在例子中，$monitor信号列表中的$realtime信号变化会触发终端显示事件的发生，该信号被设计者对应到仿真时间中，每次$monitor的触发将会把信号列表中的信号值显示在终端中。 $monitor语句中的“%”用于定义信号列表中信号的输出格式。例如，%t将信号按照时间格式输出，%b将信号按照二进制格式输出。另外Verilog HDL语言还提供了其它的输出格式，比如%h为十六进制输出，%d为十进制输出，%o为八进制输出等。 5.4 常用的Verilog测试语句 2. timescales timescale 1ns/1ps //度量参考为1ns，精度为1ps module testbench; … initial begin #10 rst = 1; //10个仿真时间延时，相当于10x1ns=10ns的仿真时间 … end initial begin //display语句将在每一个仿真推进布进中执行，也就是1ps执行一次 $display (%d, rst = %bm $time, rst); end endmodule timescale reference_time/precision 其中reference_time是单位时间的度量，precision决定了仿真的推进延迟精度，同时也设置了仿真的推进步进单位。 5.4 常用的Verilog测试语句 3. force/release module testbench; ... initial begin rst = 1; //在仿真时间零点将rst赋值1 force data = 101; //在仿真时间零点强制使data为101，并保持 #30 rst = 0; //在仿真绝对时间30将rst赋值0 #50 release data; //在仿真绝对时间80释放 ... //data值将保持直到下一个对它的赋值语句 end endmodule force和release语句可以用来强制对执行过程中的寄存器或网络型信号量赋值。这两条语句共同完成一个强制赋值的过程。当一个被force的信号被release以后，这个信号将会保持当时的状态直到下一个赋值语句产生为止。 5.4 常用的Verilog测试语句 4. assign/deassign module testbench; ... initial begin rst = 1; //在仿真时间零点将rst赋值1 force data = 101; #30 rst = 0; //在仿真绝对时间30将rst赋值0 #30 release data; ... end initial begin #20 assign rst = 1; //此条语句覆盖之前的赋值语句（即绝对时间零点的赋值） #30 rst = 0; //绝对时间50对rst赋值0 #50 release rst; //绝对时间100释放rst信号 endmodule assign/deassign语句与force/release语句相类似，不过assign/deassign语句只能对设计中的寄存器类型信