第4篇 Verilog HDL 基本语法.ppt

第4章 Verilog HDL 基本语法;数字电路系统的设计者通过这种语言 a可以从上层到下层，从抽象到具体，逐层次地描述自己的设计思想， b用一系列分层次的模块来表示极其复杂的数字系统， C然后利用模块组合经由自动综合工具转换到门级电路网表， d再用自动布局布线工具把网表转换为具体电路进行布局布线后， e下载到专用集成电路（ASIC）或现场可编程逻辑器件。;4.1.1 Verilog HDL发展过程 Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件建模语言。 Verilog 语言于1995年成为IEEE标准，称为IEEE Std 1364－1995； 2001年又发布了Verilog HDL1363-2001标准； 随即在2005年又发布了System Verilog 1800-2005标准，这一系列标准的制定使得Verilog语言在综合、仿真、验证及IP重用等方面有很大幅度的提高。 Verilog HDL 是System Verilog语言的基础。SystemVerilog结合了来自 Verilog、VHDL、C++的概念，它将硬件描述语言（HDL）与现代的高层级验证语言结合了起来。System Verilog加入了一些C++的元素。 近些年在国内Verilog的应用率显著增加，国内绝大多数IC设计公