10电-第3章-3.9属性描述与定义语句.ppt

CPLD/FPGA技术与应用 第 3 章 VHDL设计初步 3.9 属性(ATTRIBUTE)描述与定义语句—(P373 10.3) VHDL中预定义属性描述语句可用于对信号或其他项目的多种属性检测或统计。 VHDL中可以具有属性的项目如下：类型、子类型；过程、函数；信号、变量、常量；实体、结构体、配置、程序包；元件；语句标号。 属性是以上各类项目的特性，某一项目的特定属性或特征通常可以用一个值或一个表达式来表示，通过VHDL的预定义属性描述语句就可以加以访问。 3.9 属性(ATTRIBUTE)描述与定义语句 属性的值与对象(信号、变量和常量)的值完全不同，在任一给定的时刻，一个对象只能具有一个值，但却可以具有多个属性。 预定义属性描述语句的语法格式是： 属性测试项目名属性标识符 属性测试项目即属性对象，可由相应的标识符表示。 属性标识符是有关属性名。（见下表） 【补充】表3.9-1 预定义的属性函数功能表 3.9 属性(ATTRIBUTE)描述与定义语句 3.9 属性(ATTRIBUTE)描述与定义语句 3.9 属性(ATTRIBUTE)描述与定义语句 3.9 属性(ATTRIBUTE)描述与定义语句 CPLD/FPGA技术与应用 孙静 物理与机械电子工程学院 续表 1. 信号类属性 NOT clockSTABLE AND clock =1 clockEVENT AND clock =1 2. 数据区间类属性 SIGNAL range1 : IN STD LOGIC VECTOR (0 TO 7); ... FOR i IN range1RANGE LOOP ... 3. 数值类属性 PROCESS (clock, a, b); TYPE obj IS ARRAY (0 TO 15) OF BIT ; SIGNAL ele1, ele2, ele3, ele4 : INTEGER ; BEGIN ele1 = objRIGHT ; ele2 = objLEFT ; ele3 = objHIGH ; ele4 = objLOW ; ... P374【例10-30】 LIBRARY IEEE;--PARITY GENERATOR USE IEEE.STD_LOGIC_1164.ALL; ENTITY parity IS GENERIC (bus_size : INTEGER := 8 ); PORT (input_bus : IN STD_LOGIC_VECTOR (bus_size-1 DOWNTO 0); even_numbits, odd_numbits : OUT STD_LOGIC ) ; END parity ; ARCHITECTURE behave OF parity IS BEGIN PROCESS (input_bus) VARIABLE temp: STD_LOGIC; BEGIN temp := 0; FOR i IN input_busLOW TO input_busHIGH LOOP temp := temp XOR input_bus( i ) ; END LOOP ; odd_numbits = temp ; even_numbits = NOT temp; END PROCESS; END behave; 4. 数组属性LENGTH TYPE arry1 ARRAY (0 TO 7) OF BIT ； VARIABLE wth: INTEGER; ... wth1 := arry1‘LENGTH ; -- wth1等于8 ... 5. 用户定义属性 ATTRIBUTE 属性名 : 数据类型; ATTRIBUTE 属性名 OF 对象名 : 对象类型 IS 值; LIBRARY synplify; USE synplicity.attributes.all; CPLD/FPGA技术与应用