现基于verilog的数字秒表的设计实现.docVIP

基于verilog HDL的数字秒表的设计实现 一、测试要求 1. 有源晶振频率：24MHZ 2. 测试计时范围：00’00”00 ~ 59’59”99，显示的最长时间为59分59 秒 3. 数字秒表的计时精度是10ms 4. 显示工作方式： a、用八位数码管显示读数 b、用两个按钮开关（一个按钮使秒表复位，另 一个按钮控制秒表的启动/暂停） 二、设计要求 1. 设计出符合设计要求的解决方案 2. 利用软件对各单元电路及整体电路进行仿真 3. 在开发板上实现设计 5. 撰写设计报告 三、秒表功能键 1、power：秒表电源键 2、Reset：秒表复位清零键 3、run/stop：秒表启动/停止键 四、实验原理 1 .实验设计原理 （1）秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒