基于FPGA的VGA多彩显示控制.docVIP

安 * 学 院 FPGA课程设计报告书 课题名称： 基于FPGA的VGA多彩显示控制 姓 名： 学 号： 院 系： 电子与信息工程系 专 业： 电子信息工程 指导教师： 时 间： 一、设计任务及要求： 1、设计任务： 设计基于FPGA的VGA多彩显示控制。 2、要 求： 1、通过VGA接口控制电脑液晶实现彩色方格显示； 2、不同方格填充不同色彩； 3、至少六个方格。 指导教师签名： 年 月 日 二、指导教师评语： 项目成绩： 指导教师签名： 年 月 日 设计项目成绩评定表 设计报告书目录 一、设计目的 1 二、设计思路 1 三、设计过程 1 3.1、系统方案论证 1 3.2、模块电路设计 2 四、系统调试与结果 3 五、主要元器件与设备 6 六、课程设计体会与建议 7 6.1、设计体会 7 6.2、设计建议 7 七、参考文献 7 一、设计目的 1、熟悉。掌握的逻辑功能及使用方法。了解。了解及工作原理。熟悉VGA色彩显示控制模块。在图像有效显示区域内，输出控制颜色的r、g、bVGA中定义行时序和列时序都需要同步脉冲（a段），显示后沿（b段）、显示时序段（c段）和显示前沿（d段）四部分。VGA工业标准显示模式要求：行同步、列同步都为负极性，即同步脉冲要求是负脉冲。 由VGA行时序可知：每一行都有一个负极性行同步脉冲（a段），是数据行的结束标志，同时也是下一行的开始标志。在同步脉冲之后为显示后沿（b段），在显示时序段（c段）显示器为亮的过程，RGB数据驱动一行上的每一个像素点，从而显示一行。在一行的最后为显示前沿（d段）。在显示时间段之外没有图像投射到屏幕，而是插入消隐信号。同步脉冲、显示后沿和显示前沿都是在行消隐间隔内，当消隐有效时，RGB信号无效，屏幕不显示数据。 VGA的列时序与行时序分析基本一致。VGA有很多显示标准，色彩显示模块如图3所示。本实验采用1024 * 768 *60 MHZ标准显示。 图3 色彩显示模块 行时序：屏幕对应的行数为（a+b+c+d=e段），其中（c段）为显示行；每行均有行同步信号（a段），为个行周期的低电平； 列时序：每个显示行包括列（a+b+c+d=e段），其中（c段）为有效显示区，每一行有一个行同步信号（a段），为1个行周期的低电平。 扫描时钟频率：MHZ 四、系统调试与结果 1、VGA行列同步控制模块VGA色彩显示控制模块调用RTL视图如下：RTL视图FPGA设计技巧与案例开发详解 . 北京：电子工业出版社 课程设计项目成绩评定表 电子与信息工程系 2015年1月 课程设计报告书目录 FPGA课程设计 7 电子与信息工程系 2015年1月 clk_sys clk_65M en vga_vs rst_n vga_r[2:0] VGA色彩显示控制模块 VGA行、列同步控制模块 vga_g[2:0] 时钟分频模块 vga_b[1:0] Vga_hs