PCIE接口-修改.docx

 PAGE \* MERGEFORMAT 22 PCIe接口介绍 PCIe接口简介 PCIe（Peripheral Component Interconnect Express）总线的诞生与PC(Personal Computer)的蓬勃发展密切相关，是由PCISIG (PCI Special Interest Group，主要是intel)推出的一种局部并行总线标准，主要应用于电脑和服务器的主板上（目前几乎所有的主板都有PCIe的插槽），功能是连接外部设备（如显卡、存储、网卡、声卡、数据采集卡等）。 PCI总线规范最早在上世纪九十年代提出，属于单端并行信号的总线，目前已淘汰，被PCIe总线（在2001年发布，采用点对点串行连接）替代。目前PCIe的主流应用是3.0，4.0还没正式推出，但标准已经制定的差不多了。 PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线采用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同之外，还使用了一些在网络通信中使用的技术，如支持多种数据路由方式，基于多通路的数据传递方式，和基于报文的数据传送方式，并充分考虑了在数据传送中出现服务质量QoS (Quality of Service)问题。 每一个Lane上使用的总线频率与PCIe总线使用的版本相关。 PCIe总线规范总线频率单Lane的峰值带宽编码方式1.x1.25GHz2.5GT/s8/10b编码2.x2.5GHz5GT/s8/10b编码3.X4GHz8GT/s128/130b编码如上表所示，不同的PCIe总线规范使用的总线频率并不相同，其使用的数据编码方式也不相同。PCIe总线V1.x和V2.0规范在物理层中使用8/10b编码，即在PCIe链路上的10 bit中含有8 bit的有效数据；而V3.0规范使用128/130b编码方式，即在PCIe链路上的130 bit中含有128 bit的有效数据。 实际使用中，PCIe无法一直维持在峰值传输状态，因为编码方式、链路管理消耗、存储时间延迟等原因，一般只有50%～60%的效率。 PCIe接口原理 连接方式 PCIe链路使用“端到端的数据传送方式”，发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑)， 其结构如图一。 由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。 PCIe链路可以由多条Lane组成，目前PCIe链路可以支持1、2、4、8、12、16和32个Lane，即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。在主板上常见的是PCIe X1、PCIe X4和PCIe X16接口； PCIe的信号线 PCIe的接口保证了前向兼容（3.X/2.X/1.X的信号定义一样，只是信号线上的速度和电平不同），主要分为电源、信号传输lane和一些辅助信号。PCIe插槽的pin脚定义如下（灰色背景色的是辅助信号）： 电源有＋12V、＋3.3V和3.3Vaux。 其中＋12V主要给PCIe设备（如显卡）提供更大的供电能力（PCIe 3.0 的插槽最大有150W）； PCIe设备使用的主要逻辑模块均使用＋3.3V供电，对于芯片内部的PCIe模块，大多只需要＋3.3V； 而一些与电源管理相关的逻辑使用3.3Vaux供电。在PCIe设备中，一些特殊的寄存器通常使用3.3Vaux供电，如Sticky Register，此时即使PCIe设备的其他电源被移除，这些与电源管理相关的逻辑状态和这些特殊寄存器的内容也不会发生改变。在PCIe总线中，使用3.3Vaux的主要原因是为了降低功耗和缩短系统恢复时间。因为3.3Vaux在多数情况下并不会被移除，因此当PCIC设备的电源恢复（唤醒）后，该设备不用重新恢复使用3.3Vaux供电的逻辑，从而设备可以很快地恢复到正常工作状状态。 PETp0~15、PETn0~15和PERp0~15、PERn0~15共64根信号线组成32对差分信号，其中16对PETxx信号用于发送链路，另外16对PERxx信号用于接收链路。 辅助信号：