quartus编译时常见错误与警告.pdf

Quartus Quartus QQuuaarrttuuss编译常见错误和警告 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 编译常见错误和警告 编译常见错误和警告 编编译译常常见见错错误误和和警警告告 1 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合 lzxiao@ 珠联璧合 lzxiao@ 珠珠联联璧璧合合 llzzxxiiaaoo@@ssoohhuu..ccoomm Quartus Quartus QQuuaarrttuuss编译常见错误和警告 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 在QuartusII下进行编译和仿真的时候，会出现一堆warning，有的可以忽略，有的却需 要注意。虽然按F1可以了解关于该警告的帮助，但有时候帮助解释的仍然不清楚，大家群 策群力，把自己知道和了解的一些关于警告的问题都说出来讨论一下，免得后来的人走弯路。 1.Found clock-sensitive change during active clock edge at time time on register 1.Found clock-sensitive change during active clock edge at time time on register 11..FFoouunndd cclloocckk--sseennssiittiivvee cchhaannggee dduurriinngg aaccttiivvee cclloocckk eeddggee aatt ttiimmee ttiimmee oonn rreeggiisstteerr name name nnaammee 原因：vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟 的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。 措施：编辑vector source file 2.Verilog HDL assignment warning at location: truncated value with size number to 2.Verilog HDL assignment warning at location: truncated value with size number to 22..VVeerriilloogg HHDDLL aassssiiggnnmmeenntt wwaarrnniinngg aatt llooccaattiioonn:: ttrruunnccaatteedd vvaalluuee wwiitthh ssiizzee nnuummbbeerr ttoo matchsize oftarget(number matchsize oftarget(number mmaattcchhssiizzee ooffttaarrggeett((nnuummbbeerr 原因：在HDL设计中对目标的位数进行了设定，如:reg[4:0]a，而默认为32位，将位数裁 定到合适的大小。 措施：如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数。 3.Allreachableassignments todata_out(10)assign 0,registerremoved byoptimization 3.Allreachableassignments todata_out(10)assign 0,registerremoved byoptimization 33..AAllllrreeaacchhaabb