eda第三节 硬件描述语言(HHDL)基础.ppt

（2）VHDL运算符 算术运算符 关系运算符 逻辑运算符 连接运算符 算术运算符 ＋（加） －（减） *（乘） /（除） **（乘方） MOD（求模） REM（求余） ABS（求绝对值） 关系运算符 =（等于） /=（不等于） （小于） =（小于等于） （大于） =（大于等于） 其中‘=’也用于表示信号的赋值操作 逻辑运算符 AND（逻辑与） OR（逻辑或） NAND（与非） NOR（或非） XOR（异或） XNOR（同或） NOT（逻辑非）? 连接运算符 （连接） 连接符将多个对象或是两连接成维数更大的矢量 可通过连接运算将字符组合为字符串，或将短字符串连接成长字符串： 字符串的例子： string literal 端口模式的类型 输入（IN）：输入模式仅允许数据流入端口。 输出（OUT ）：输出模式仅允许数据流从内部流向实体输出端口。 缓冲（Buffer ）：缓冲用于有内部反馈需求时。缓冲模式不允许用作双向端口使用 。 双向（Inout ）：对于双向信号，设计时必须定义端口为双向模式。 端口类型 布尔型（Boolean）：布尔类型可以取值“TRUE”（真）或“FALSE”（假） 。 位（Bit ）：位可以取值“0”或“1” 。 位矢量（Bit_Vector ）：位矢量由IEEE库中的标准包Numeric_Bit支持。该程序包中定义的基本元素类型为Bit类型，而不是Std_logic类型 。 整数（Integer):整数可以用作循环的指针或常数，通常不用于I/O信号 。 非标准逻辑（Std_ulogic）和标准逻辑（Std_logic）：非标准逻辑和标准逻辑由IEEE.std_logic_1164支持。程序包预先在IEEE库中编译，该程序包中定义的数据类型包括Std_ulogic，Std_ulogic_vector，Std_logic，Std_logic_vector。包中还定义了一些转换函数。访问IEEE.std_logic_1164程序包中的项目需要由LIBRARY子句和USE子句. Library ieee; Use ieee.std_logic_1164.all; Std_logic:工业标准的逻辑类型，取值如下： ‘0’（强0）；‘1’（强1）；‘Z’（高阻态） ‘X’（强未知）； ‘W’（弱未知）； ‘L’（弱0）；‘H’（弱1） ‘-’（忽略）； ‘U’（未初始化的）； 其中只有前4种取值具有实际物理意义，其他的是为了和模拟环境相容才保留的。 用户自定义类型 用户自定义类型是VHDL语言的一大特色，是普通编程语言所不具备的。语法如下： TYPE 数据类型名{ ，数据类型名} 数据类型定义 例： TYPE BYTE IS array( 7 downto 0) of bit; Variable adder : BYTE ; 实体的表述方法 例7．1 全加器的实体描述。 3位全加器 a b ci S i Ci+1 图7－4 3位全加器方框图 实体的表述方法 例7．1 3位全加器的实体描述。 Library ieee; Use ieee.std_logic_1164.all; Entity adder3 is port（ ）； End adder3； a，b：in std_logic_vector（2 downto 0）； Ci：in std_logic； S i：out std_logic_vector（2 downto 0）； Ci+1：out std_logic 类属声明语法如下： Generic( 常数名称：类型[：=值] {； 常数名称：类型[：=值] ）； 例：定义一个名为COMP的实体，它有两个Nbit输入和一个布尔型输出。 Entity COMP is generic(N: INTEGER :=8); port (X, Y : BIT_VECTOR(0 TO N-1); EQUQL: OUT BOOLEAN ); End COMP; 2.结构体（Architecture ） 结构体描述主要用来描述实体的内部结构，即描述一个实体的功能。一般格式： ARCHITECTURE （结构体名） OF （实体名） IS [常量定义] [信号定义] [类型定义] [元件定义] [子程序定义] BEGIN [并行信号赋值语句] [进程语句] [生成语句]