第7章集成触发器16.3试卷.ppt

第3章 集成逻辑门 7.2.4 同步T 和T′ 触发器 1. 同步 T 触发器 将钟控 JK 触发器两个输入端 J 和 K 相连并改作 T，作为输入端，便构成了钟控T触发器。 1 K C 1 Q Q K CP 1 J J T CP 1 T C 1 Q Q T CP 当 CP＝1 时： Qn 1 Qn 0 Qn+1 T 由此可见，钟控 T 触发器只有保持和翻转两项功能。 0 1 T = 1 T=0 T = 1 T=0 上沿触发：当CP＝0时，触发器状态保持； 当CP＝1时，触发器的状态转移； 也称为：计数器型触发器; 二分频计数器。 将输入端 J、K 相连并改作1； CP Q 2. 钟控T′触发器 注意：实际生产的集成触发器中没有T触发器，需要使用时 利用 JK 触发器或 D 触发器来改接。 1 K C 1 Q Q K CP 1 J J 1 CP 1 T C 1 Q Q T=1 CP 7.2.5 同步触发器的问题 钟控触发器均由 4 个与非门组成。当钟控信号为低电平(CP=0)时触发器不接收输入激励信号，状态保持不变；当钟控信号为高电平(CP=1)时触发器接收输入激励信号，状态发生转移，称这种钟控方式为电平触发方式。 对于这种触发方式，前面讨论时都没有考虑在约定电平期间，控制端的输入信号多次发生变化的情况。 Q Q 3 G G 4 G 1 G 2 J CP S d R d K CP＝1的持续时间过长，但J、K没有发生变化→ → 空翻现象 为避免多次翻转和空翻现象发生，CP＝1的持续时间 tCPH 应当限制。但是，不是根本的办法。 钟控 JK 触发器的波形 CP＝1的持续时间过长，且J、K发生变化→ → 多次翻转现象 JK发生变化 J=K=1(不变) CP J K Q 7.3 边沿触发器 边沿触发器 仅仅在时钟 CP 的上升沿或下降沿时刻才接收输入激励信号，并对其做出响应，完全克服了钟控触发器的多次翻转现象和空翻现象。 分类： 时钟CP的上升沿（前沿）触发 电路结构 时钟CP的下降沿（后沿）触发 所以，在时钟 CP = 0 或 CP = 1 期间，以及在 CP的非约定跳变时刻，触发器不接收输入激励信号，当然也就不存在触发器输出状态的改变。因而，边沿触发器是电气性能最好，应用最多，最实用的触发器。 边沿触发器才满足了触发器的主要特点. 7.3.1 边沿 JK 触发器 书上图7-18所示为下降沿触发的JK 触发器逻辑电路，它是利用内部各逻辑门传输延迟时间差异构成的。 图中两个与或非门构成基本RS触发器，两个与非门构成触发导引电路，RD和SD分别为低电平直接置 0和置 1 输入端，分别被称为异步置 0 端和异步置 1 端,或称清除端和置位端。 图7-18 所示电路要实现正确的逻辑功能，必须保证两个与非门的平均延迟时间大于基本RS触发器的平均延迟时间，这一点在制造时一般已经给予满足。 边沿 JK 触发器电路、符号 1 S D 1 3 S 3 1 A B 1 3 C D R 3 G G 4 G 2 CP K J R D G 1 3 1 Q Q 触发 导引 电路 基本 RS 触发 器 Q J Q CP K S D R D 异步端低电平有效 Q J Q CP K S D R D 异步端高电平有效 下降沿触发 上升沿触发 有效边沿 JK 触发器及特性方程 2 CP↓出发的边沿JK 触发器 Q J Q CP K C 1 1 K 1 J Q J Q CP K C 1 1 K 1 J CP↑出发的边沿 JK 触发器 Q n+1 = [JQ n +KQ n]·CP↓ Q n+1 = [JQ n +KQ n]·CP↑ 异步端低电平下降边沿 JK 触发器功能表 3 Qn Qn 1 1 1 1 0 1 0 1 1 1 1 0 1 0 1 1 Qn Qn 0 0 1 1 0 1 × × × 0 1 1 0 × × × 1 0 Qn+1 Qn+1 K J CP SD RD 输出 输 入 ↓ ↓ ↓ ↓ Q n+1 = [JQ n +KQ n]·CP↓ 状态方程: CP J K Q Q RD SD 逻辑符号 下降沿触发 集成边沿 JK 触发器74LS112 4 边沿JK触发器的波形： 由图可见，在RD=SD=1时，触发器的次态仅仅取决于CP↓到达前一时刻J，K以及Qn的取值。动作过程见下页。 0 1 × 0 1 0 × 1 0 0 1 1 1 1 1 0 清零 5 CP RD SD J K Q 下降沿触发的边沿触