第四章 Verilog设计初步及入门.pptVIP

4.2.2 电平触发型锁存器及其Verilog表述 4.2 时序模块及其Verilog表述 module LATCH1(CLK,D,Q); input CLK,D; output Q; reg Q; always @(D,CLK) if(CLK) Q=D; else Q=Q; endmodule 4.2.3 含异步复位/时钟使能型触发器及其Verilog表述 4.2 时序模块及其Verilog表述 module DFF2(CLK,D,Q,RST,EN); input CLK,D,RST,EN; output Q; reg Q; always @(posedge CLK,negedge RST) begin if(!RST) Q=0; else if(EN) Q=D; end endmodule 4.2.4 同步复位型触发器及其Verilog表述 4.2 时序模块及其Verilog表述 module DFF2(CLK,D,Q,RST); input CLK,D,RST; output Q; reg Q; always @(posedge CLK) begin if(RST==1) Q=0; else if(RST==0) Q=D; else Q=Q; end endmodule 4.2.5 异步复位型锁存器及其Verilog表述 4.2 时序模块及其Verilog表述 4.2.5 异步复位型锁存器及其Verilog表述 4.2 时序模块及其Verilog表述 module LATCH3(CLK,D,Q,RST); input CLK,D,RST; output Q; assign Q=(!RST) ? 0:(CLK ? D:Q); endmodule module LATCH4(CLK,D,Q,RST); input CLK,D,RST; output Q; reg Q; always@(D,CLK,RST) if(!RST) Q=0; else if(CLK) Q=D; endmodule 4.2.6 Verilog的时钟过程表述的特点和规律 4.2 时序模块及其Verilog表述 1、如果将某信号A定义为边沿敏感时钟信号，则必须在敏感信号表中给出对应的表述；但在always 过程结构中不能在出现信号A； 2、如果将某信号Ｂ定义为对应于时钟的电平敏感的异步控制信号，则除了在敏感信号表中给出对应的表述外；在always 过程结构中必须明示信号Ｂ的逻辑行为； ３、如果将某信号定义为对应于时钟的同步控制信号，则绝不能以任何形式出现在敏感信号表中； ４、敏感信号表中一旦出现边沿表述形式，则不允许出现其他非敏感信号的表述； ４.2.7 异步时序模块的Verilog表述 4.2 时序模块及其Verilog表述 module AMOD(D,A,CLK,Q); input D,A,CLK; output Q; reg Q,Q1; always @(posedge CLK) 　　begin　Q1=~(A|Q);　end always @(posedge Q1) begin 　　Q=D;　　end endmodule ４.3.1 4位二进制计数器及其Verilog表述 4.3 二进制计数器及其Verilog设计 module CNT4(CLK,Q); input CLK; output[3:0] Q; reg[3:0] Q; always @(posedge CLK) begin Q=Q+1; end //assign Q=Q1; endmodule 4.3 二进制计数器及其Verilog设计 ４.3.1 4位二进制计数器及其Verilog表述 ４.3.2 功能更全面的计数器设计 4.3 二进制计数器及其Verilog设计 ４.3.2 功能更全面的计数器设计 4.3 二进制计数器及其Verilog设计 ４.3.2 功能更全面的计数器设计 4.3 二进制计数器及其Verilog设计 1 用Verilog 设计一个功能类似74LS160的计数器，并查看综合和仿真结果； 4.4 习题 2 用Verilog设计一个8位计数器，并查看综合结果和仿真