第5章 基本电路的VHDL实现.pptVIP

第5章 VHDL应用实例 ;5.1 基本逻辑电路的VHDL设计;BEGIN y=a NAND B； END NAND2PP； 【例5.2】2输入或非门 LIBRARY ieee； use ieee.std_logic_1164.all； entity nor2 is port(a，b：in std_logic； y：out std_logic)； end nor2； architecture nor_behave of nor2 is begin y=a nor b； end nor_behave；;同时实现一个与门、或门、与非门、或非门、异或门及反相器的 逻辑 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY GATE IS PORT (A，B：IN STD_LOGIC； YAND,YOR,YNAND,YNOR,YNOT,YXOR：OUT STD_LOGIC)； END GATE； ARCHITECTURE ART OF GATE IS BEGIN YAND=A AND B； --与门输出 YOR=A OR B； --或门输出 YNAND=A NAND B； --与非门输出 YNOR=A NOR B； --或非门输出 ; 【例5.3】2输入异或门电路 library ieee； use ieee.std_logic_1164.all； entity xor2 is PORT(a，b：IN STD_IOGIC； y：out std_logic)； END XOR B； ARCHITECTURE XOR_BEHAVE OF XOR2 IS begin y=a xor b； END XOR_BEHAVE； ; 【例5.4】实现74LS138三线-八线译码器（输出低电平有效）。 三线-八线译码器74LS138的输出有效电平为低电平，译码器的使能控制输入端g1、g2a、g2b有效时，当3线数据输入端cba=000时，y[7..0]即y[0]=0）；当cba=001时，y[7..0]即y[1]=0）；依此类推。 ;用VHDL描述的三线-八线译码器74LS138源程序如下： LIBRARY ieee； USE ieee.std_logic_1164.all； entity decoder38 is port(a，b，c，g1，g2a，g2b：in std_logic； y：out std_logic_vector(7 downto 0))；end decoder38； architecture behave38 OF decoder38 is signal indata：std_logic_vector(2 downto 0)； begin indata=cba； process(indata，g1，g2a，g2b) begin ;if(g1=1 and g2a=0 and g2b=0) then case indata is when 000=y when 001=y when 010=y when 011=y when 100=y when 101=y when 110=y ; when 111=y when others=y=XXXXXXXX； end case； else y end if； end process； end behave38； ;【例5.5】 优先编码器。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY ENCODER IS PORT(IN1：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； OUT1：OUT STD_LOGIC_VECTOR(2 DOWNTO 0))； END