第十二章 VHDL代码规范.pdfVIP

目录 1 命名惯例3 1.1 文件命名3 1.1.1 每个文件最多一个模块3 1.1.2 文件名惯例4 1.2 代码内项目的命名4 1.2.1 名字的首个符号为字母5 1.2.2 由多个单词组成的名字用下划线隔开或者用驼峰式5 1.2.3 常数名大写，和信号、变量区分5 1.2.4 对于下划线式，除常数之外，全部小写5 1.2.5 给重要语句块加上标签5 1.2.6 信号、变量的后缀使用5 1.2.7 变量使用v_前缀，以和信号区分6 1.2.8 模块实例化名中包括entity 的名称6 2 对齐与注释6 2.1.1 语句使用空格对齐，提高可读性6 2.1.2 Entity声明，端口映射等尽量对齐8 2.1.3 对实现重要功能的语句块加上注释10 2.1.4 注释不常见实现方式10 3 代码风格11 3.1 移植与可读性要求11 3.1.1 每行只写一个表达式，只定义一个信号11 3.1.2 Port map , generic map使用显式参数映射11 3.1.3 多使用constant，而不是在代码中直接使用数字、字符串等11 3.1.4 使用独立的package定义全局常数、子程序11 3.1.5 代码中一般不使用综合命令12 3.1.6 常数之间有确定的关系时，使用关系定义12 3.1.7 定义地址时，使用基址+偏移方式13 3.1.8 常数可能变动的情况下使用generic map方式传递,而不是在模块中定义13 3.1.9 表达式使用括号表示优先级13 3.2 语句使用13 3.2.1 信号与变量的使用13 3.2.2 信号，变量不赋初值，否则可能造成前仿与后仿结果不一15 3.2.3 Integer和natrual等类型的信号定义时，必须指定范围16 3.2.4 使用总线16 3.2.5 模块实例化时输入管脚不悬空17 3.2.6 模块实例化时输出管脚连接于_nc信号，显式表明空置18 3.2.7 除Testbench外信号赋值不使用 X ，U ，W 18 3.2.8 常用的process类型18 3.2.9 不使用组合逻辑反馈，尽量不使用latch19 3.2.10 防止综合latch 的方法20 3.2.11 process检查敏感列表的完整性21 3.2.12 对组合逻辑选择语句，分支必须完备22 3.2.13 循环语句中尽量不用exit或者next语句23 3.2.14 Case与if 的使用23 3.2.15 循环语句的使用25 3.2.16 寄存器复位26 3.2.17 设计完备的状态机26 3.2.18 健壮的分支语句27 3.2.19 推荐模块输出寄存28 注： 蓝色为推荐做法 棕色为强制要求 1 命名惯例 1.1 文件命名 1.1.1每个文件最多一个模块 例外：一个文件可以包含一个entity 及多个architecture 或者包含一个package 及其package body. 1.1.2文件名惯例 文件名结构为：design unit name.descr