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* 数字电子技术 计数器 学习要点： 时序电路的特点 计数器的逻辑功能和使用方法 计数器 二进制计数器 退出 十进制计数器 N进制计数器 在数字电路中，能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 一 二进制计数器 1、二进制同步计数器 3位二进制同步加法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=1时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。 电路图 由于没有无效状态，电路能自启动。 推广到n位二进制同步加法计数器 驱动方程 输出方程 3位二进制同步减法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=0时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。 电路图 由于没有无效状态，电路能自启动。 推广到n位二进制同步减法计数器 驱动方程 输出方程 3位二进制同步可逆计数器 设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D ＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。 输出方程 电路图 4位集成二进制同步加法计数器74LS161/163 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。 ④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 双4位集成二进制同步加法计数器CC4520 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。 ③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。 ④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。 4位集成二进制同步可逆计数器74LS191 U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。 4位集成二进制同步可逆计数器74LS193 CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。 2、二进制异步计数器 3位二进制异步加法计数器 状态图 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 输出方程： * 连 接 规 律 T＇触发器的触发沿 上 升 沿 下 降 沿 加 法 计 数 减 法 计 数