锁存器置“1”.PPT

4 锁存器与触发器 4.1 基本概念 4.2 锁存器 4.2.2 时钟控制RS锁存器 4.3 触发器的结构和工作原理 4.4 触发器的脉冲工作特性 4.5 触发器的逻辑功能及转换 4.6 触发器的VHDL描述 上页 下页 后退 模拟电子 比较两种触发器的特性方程可知，如果使 即可将JK触发器转换成D触发器。 JK触发器转换为D触发器实现电路 【例1】 已知下降沿触发JK触发器的输入波形如图所示，试画出Q的波形。设触发器的初始状态为0。 【解】 在每个CP的下降沿观察JK的情况。根据JK触发器的逻辑功能，画出Q的波形图。 【例2】 已知逻辑电路及其输入波形如图所示，试画出Q的波形。 设触发器的初态均0。 【解】 根据D触发器的逻辑功能，画出Q的波形 [例3] 边沿JK触发器和维持—阻塞式D触发器分别如图(a)、 (b)所示，其输入波形见图(c)，试分别画出Q１、 Q2端的波形，设电路初态均为0 。 [解] 【例1】RS锁存器VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY RS_REG IS PORT( S,R :IN std_logic; Q,NOT_Q:out std_logic); END RS_ REG; ARCHITECTURE behav OF RS_ REG IS signal qs1,qs2: std_logic; BEGIN process(R,S) begin if (S=1 and R=0) then qs1=1; qs2=0; elsif (S=0 and R=1) then qs1=0; qs2=1; elsif (S=0 and R=0) then qs1= qs1; qs2= qs2; end if; Q= qs1; NOT_Q= qs2; end process; END behav; 【例2】主从结构JK触发器的VHDL描述程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jkff IS PORT ( pset,clr,clk, j,k : IN STD_LOGIC; q, qb : OUT STD_LOGIC); END jkff; ARCHITECTURE rtl OF jkdff IS SIGNAL qs,qbs: STD_LOGIC; BEGIN PROCESS (pset,clr,clk, j,k) BEGIN IF(pset = 0) THEN qs= 1; qbs= 0; ELSIF(clr = 0) THEN qs= 0; qbs= 1; ELSIF ( clk EVENT AND clk=1) IF (j=0) AND (k=1) THEN qs= 0; qbs= 1; ELSIF (j=1) AND (k=0) THEN qs= 1; qbs= 0; ELSIF (j=1) AND (k=1) THEN qs= NOT qs; qbs= NOT qbs; ELSIF (j=0) AND (k=0) THEN qs= qs; qbs= qbs; END IF; q= qs; qb= qbs; END PROCESS; END rlt; 分别为触发器的直接置1和清0信号，低电平有效。 不直接置1和清0时， 均应接高电平。 G1和G2构成基本RS锁存器 G3 ~ G6构成引导电路 为了防止多次翻转，电路中引入了置1维持线、置0维持线、置1阻塞线和置0阻塞线。 2） 逻辑功能分析 在 的情况下