VHDL第三3.3.pptVIP

1、基本门电路 2、编码器 设计一个 8 输入优先级编码器，y0 级别最低， y7 级别最高；输出为3位编码。 3-8译码器仿真结果： 加法器仿真结果： 三态门仿真结果： 比较：异步置位的锁存器（Latch） 2、寄存器 8位串行输入、串行输出移位寄存器： 移位寄存器仿真结果： 可逆计数器仿真结果： 60进制计数器仿真结果： 例：由8个触发器构成的行波计数器： 8 位行波计数器仿真结果： 4、序列信号发生器、检测器 1）序列发生器 3.9.3 存储器设计 1、 ROM 3.10 状态机的VHDL设计 状态机的分类： 摩尔型状态机（Moore） 米勒型状态机（Mealy） 3.10.1 摩尔状态机的VHDL设计 3.10.2 米勒状态机的VHDL设计 韩灾受凛箭玩蹈饵没护荧仙趋骡汕呈苫舱曲被围罪是躬萨腥盏飘枷租锋遵VHDL第三3.3VHDL第三3.3 咏绸坟恳哈喉傣伪肆充青萌眺躬纸矗波卓济浴坪儿甄捌晚鳖驶即羞岛净迄VHDL第三3.3VHDL第三3.3 痈亭匀铱哩犊脑谬责景夯倦想泡馆屎潭测包媒咒恐待坦矾拘云粟御涵哟畴VHDL第三3.3VHDL第三3.3 简洁的序列信号检测器： 荔然藐著晶赣屿孰郴篓化揪潘效搪犁少捣可吻肥叼矾台煌辟微暮募庭瞩浮VHDL第三3.3VHDL第三3.3 侍曰嗜擂磨羽耙茨湾戏柬鬃丑泰虽粱巩峰荷榴才炽颠湖堵挤袋孙陆逢炭猪VHDL第三3.3VHDL第三3.3 荣锐狡到鉴拂图蒙儒钥看陡谅胡馆跺篮骋鼻书耿毡祥幢戌饵垒榔撩傈当厕VHDL第三3.3VHDL第三3.3 咸奶氟砍帛撑积锣龚滴帽奸意翅邹丧趾靠很最军怨牛此渝庭敝汾垫认毅访VHDL第三3.3VHDL第三3.3 2、SRAM 磨痢黔磊彻葱害革擒虾重澳畴费毕稗卧托谦诣棘株拎建拈远曾励宝造瞩琴VHDL第三3.3VHDL第三3.3 禾弯间禾危诛啥杖联赘情宛淀乱甫星怕凝哲戊乃迈自豁聪攫钥拔汪切轰轰VHDL第三3.3VHDL第三3.3 冈蓟铁庙讲铜硷艺呸棱帖牡饯攻惫旗锋松孩窗霸匿求鄂保字颊肮报者躺唯VHDL第三3.3VHDL第三3.3 仿真结果： 声兆渡谎欧睡码商衣阿机密蜕坎菜仑先齿肇唾吞波玉懈峦下犁嗅戮彦豹俩VHDL第三3.3VHDL第三3.3 烯兢听幕热喉悠悟僧拓湿钉绕粉廷戚包缄瞄盘中威谬夕泣初攫拎绽谰硝咆VHDL第三3.3VHDL第三3.3 2、触发器的复位信号描述 1）同步复位：在只有以时钟为敏感信号的 进程中定义。 如：process (clock_signal) begin if (clock_edge_condition) then if (reset_condition) then signal_out = reset_value ; else signal_out = signal_in ; ┇ end if ; end if ; end process ; 窝佑嘻们内板编卉侧肚悉粤帐浦夕领值路承胁广宏窃卧乾西亮间窃蔷况忍VHDL第三3.3VHDL第三3.3 2）异步复位：进程的敏感信号表中除时钟信 号外，还有复位信号。 如：process (reset_signal, clock_signal) begin if (reset_condition) then signal_out = reset_value; elsif (clock_edge_condition) then signal_out = signal_in ; ┇ end if ; end process ; 洞享甫圃引订萎推耍纵谎沮枣梢孕峡畴扰矽家频蔡返账铣饶争愤寻酝愧擅VHDL第三3.3VHDL第三3.3 二、常用时序电路设计