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数字语音解码器的低功耗设计策略
第18卷第7期 电子设计工程 2010年7月
V01．18 No．7 Electronic Jul．2010
DesignEngineering
数字语音解码器的低功耗设计策略
李仕专12，杨栋毅2，李维涛-，符天1
(1．海南软件职业技术学院海南琼海571400；2。北京天一集成科技有限公司北京100089)
摘要：主要从系统级、算法级、结构级等多个层面综合考虑减少数字语音解码器的功耗。系统级使用双向不交叠时钟
技术，在提高耗时长的模块运算频率的同时消除了电路的竞争与冒险：算法级主要使用汇编语言重写和优化原代码．
既可以压缩源代码，更能充分挖掘硬件的运算潜力；在结构级，主要利用并行技术。增加协处理器进行并行计算，有效
提高运算速度。另外在布局布线时使用全定割集成电路设计技术手工布线。大为减少解码器的芯片面积。
关键词：语音解码；低功耗设计；并行技术：全定制集成电路’
中图分类号：TN47 文献标识码：A
of audiodecoder
Low-powerdesignstrategydigital
LI Tianl
Shi-zhuanl一，YANGWci-ta01，FU
Dong-yi2，LI
Co．，Ltd．，
(1．HainanSoftwareProfessional Technology
Beiiing10089，China)
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Abstract：Thisis andotherlevelsconsidera
paper nly systemlevel。algorithmlevel，architecture·level
tolowerthe voicedecoders useda clock to
design digital power．Thesystem—leveltwo-waynon-overlappingtechnology
the module’S meanwhile andadventure．The
improvelongtime-consumingoperatingfrequency eliminatingcompetition
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